1. LCD TFT 显示原理

要理解 DMA 传输优化的必要性，首先必须掌握 TFT-LCD 的像素结构与驱动时序。本节从像素单元、同步信号、RGB 接口协议到像素时钟计算，逐层拆解显示器的底层工作机制。

1.1 TFT 像素结构

每个 TFT 像素由三个子像素（R/G/B）构成，每个子像素由一个薄膜晶体管（TFT）和一个存储电容（Cs）组成。晶体管控制液晶分子的偏转角度，从而调节背光透过率，实现灰度显示。

1.2 行场同步信号

LCD 控制器通过行同步（HSYNC）和场同步（VSYNC）信号协调像素数据的逐行逐帧传输。这两个信号定义了有效像素区域与消隐区（Blanking）的边界。

• VSYNC（垂直同步）：每帧开始时的脉冲，标志新一帧图像传输启动。
• HSYNC（水平同步）：每行开始时的脉冲，标志新一行像素传输启动。
• DE（数据使能）：部分接口使用 DE 信号替代 HSYNC/VSYNC，高电平表示有效像素数据。

1.3 RGB 接口时序

单片机驱动 TFT 屏最常用的接口是 并行 RGB 接口（如 RGB565、RGB666、RGB888）。该接口在像素时钟（PCLK）的上升沿或下降沿锁存数据，配合 HSYNC、VSYNC 和 DE 信号完成帧传输。

RGB 接口的典型时序流程：

1. VSYNC 拉低（或脉冲）表示新帧开始。
2. 经过 VBP 行数后，开始逐行传输有效像素。
3. 每行开始前，HSYNC 拉低（或脉冲），经过 HBP 时钟后，DE 拉高。
4. DE 高电平期间，每个 PCLK 锁存一个像素数据。
5. 一行结束后，DE 拉低，经过 HFP 时钟后，进入下一行 HSYNC。
6. 所有有效行传输完成后，经过 VFP 行数，VSYNC 再次触发下一帧。

1.4 像素时钟计算

像素时钟（PCLK）频率决定了每秒传输的像素数量。计算 PCLK 需要同时考虑有效像素和消隐开销。

总行像素 = 水平有效像素 + HBP + HFP + HSYNC 宽度
总帧行数 = 垂直有效像素 + VBP + VFP + VSYNC 宽度
PCLK = 总行像素 × 总帧行数 × 刷新率

计算示例（480×272 @ 60Hz）：

常见分辨率 PCLK 参考值：