8080并口驱动LCD屏与DMA传输性能优化 - 第1节
1.1 8080并口协议概述
8080并口（又称Intel总线）是嵌入式系统中驱动LCD屏最经典的并行通信方式之一。它通过多条数据线和控制信号线实现CPU与LCD控制器之间的高速数据交换。理解其时序与信号定义，是后续掌握DMA传输优化的基础。
学习提示：8080并口与6800并口（Motorola总线）的主要区别在于读写控制信号的组合方式。8080使用独立的读写使能信号，而6800使用共用读写选择线加时钟使能。本课程聚焦8080模式。
1.2 信号线定义与功能
标准的8080并口接口通常包含以下信号线：
| 信号名称 | 方向 | 功能描述 |
|---|---|---|
| CS# | 输入 | 片选信号，低电平有效。选中LCD控制器进行通信。 |
| RS (D/C#) | 输入 | 数据/命令选择。高电平表示数据，低电平表示命令。 |
| WR# | 输入 | 写使能信号，低电平有效。在上升沿锁存数据。 |
| RD# | 输入 | 读使能信号，低电平有效。在上升沿输出数据。 |
| D[15:0] 或 D[7:0] | 双向 | 并行数据总线。8位或16位宽度，用于传输命令或数据。 |
| RESET# | 输入 | 复位信号，低电平有效。初始化LCD控制器内部状态。 |
关键点：RS信号决定了总线上传输的是命令还是数据。写命令时RS=0，写数据时RS=1。这是LCD驱动编程中最容易混淆的地方，务必在初始化序列中严格区分。
1.3 8080并口时序图
下图展示了8080并口写操作和读操作的基本时序关系。写操作由WR#信号控制，读操作由RD#信号控制，数据在使能信号的上升沿被锁存或输出。
时序要点：WR#和RD#的低电平脉冲宽度（tWL/tRL）通常需要满足LCD控制器数据手册的最小要求，一般在50ns~200ns之间。过短的脉冲会导致数据采样错误，过长的脉冲会降低传输速率。
1.4 数据/命令选择机制
RS信号（有些手册标记为D/C#）是8080并口协议中区分命令与数据的核心信号。其逻辑关系如下：
- RS = 0（命令模式）：总线上的数据被LCD控制器解释为寄存器地址、控制参数或指令码。
- RS = 1（数据模式）：总线上的数据被写入或读出LCD控制器的GRAM（图形显存）或数据寄存器。
典型的驱动流程中，先发送命令（RS=0）设置寄存器，再发送数据（RS=1）填充显存。例如初始化LCD时，通常需要连续发送数十个命令参数对。
常见错误：初学者容易在连续写GRAM时忘记将RS置高，导致数据被误当作命令写入，造成显示花屏或偏移。建议在每次写操作前显式设置RS电平，不要依赖上一次的状态。
1.5 并行数据传输原理
并行传输的核心优势在于一个时钟/使能周期内可以传输多位数据。以8位8080并口为例，每次WR#或RD#操作可传输1字节（8位）数据；16位接口则传输2字节。这种并行机制相比SPI等串行协议，在相同频率下可获得数倍的数据吞吐量。
并行数据传输的关键参数包括：
| 参数 | 说明 | 典型值（8位8080） |
|---|---|---|
| 总线宽度 | 单次传输的数据位数 | 8位 / 16位 |
| 时钟/使能频率 | WR#或RD#的切换速率 | 10 MHz ~ 30 MHz |
| 理论带宽 | 频率 × 总线宽度 | 80 Mbps (10MHz×8bit) ~ 480 Mbps (30MHz×16bit) |
| 实际有效带宽 | 扣除协议开销后的净数据率 | 约为理论值的60%~80% |
优化思路：实际有效带宽低于理论值的原因包括：命令/数据切换时的RS建立时间、片选CS#的建立保持时间、以及CPU执行指令的开销。这正是后续章节引入DMA传输优化的切入点——通过硬件自动搬运数据，消除CPU逐字节干预带来的延迟。
1.6 8080并口驱动LCD的典型连接架构
下图展示了MCU通过8080并口与LCD控制器的典型硬件连接架构，以及数据流向。
架构要点：MCU端可以使用专用的FSMC/FMC（灵活静态存储控制器）硬件接口，也可以使用GPIO模拟时序。FSMC方式能自动生成符合时序要求的控制信号，大幅降低CPU开销，是实现DMA传输优化的硬件基础。
1.7 本章小结
- 8080并口通过CS#、RS、WR#、RD#和并行数据总线实现与LCD控制器的通信。
- RS信号决定传输的是命令还是数据，是驱动编程中必须严格区分的核心信号。
- 写操作在WR#上升沿锁存数据，读操作在RD#上升沿输出数据，时序参数需满足数据手册要求。
- 并行传输的带宽优势明显，但实际有效带宽受协议开销和CPU干预影响，这为后续DMA优化提供了空间。