ARM Cortex-M内核中断体系：NVIC工作原理、中断向量表、优先级分组机制

在NXP S32K平台项目移植中，中断优先级冲突是最隐蔽、最难排查的故障之一。要彻底理解冲突根源，必须深入ARM Cortex-M内核的中断体系。本章从NVIC（嵌套向量中断控制器）的工作原理出发，逐步拆解中断向量表布局与优先级分组机制，为后续实战排查打下坚实的理论基础。

2.1 NVIC工作原理

NVIC是Cortex-M内核中负责中断管理的核心外设。与传统的ARM7/ARM9不同，Cortex-M的NVIC完全集成在CPU内部，无需外部中断控制器。NVIC支持最多240个外部中断（具体数量由芯片厂商决定，S32K1xx系列支持最多64个），每个中断都有独立的使能位、挂起位和优先级配置。

NVIC的核心工作流程如下：

1. 中断请求到达：外设或内部事件产生中断信号，送入NVIC。
2. 使能与挂起检查：NVIC检查该中断是否被使能（SETENA/CLRENA寄存器），若使能则设置挂起位（SETPEND/CLRPEND）。
3. 优先级比较：NVIC将当前挂起中断的优先级与当前正在执行的中断优先级（BASEPRI或正在服务的中断优先级）进行比较。
4. 抢占决策：若新中断优先级更高，则触发抢占，CPU自动保存现场并跳转到中断向量表对应的入口地址。
5. 执行ISR：CPU执行中断服务程序，完成后执行异常返回序列。

2.2 中断向量表

中断向量表是Cortex-M内核启动和异常处理的核心数据结构。它存储在Flash的起始地址（默认0x00000000），每个表项占用4字节，存储对应中断服务程序（ISR）的入口地址。

S32K1xx系列的中断向量表布局如下：

2.3 优先级分组机制

ARM Cortex-M的优先级分组机制是中断优先级冲突的根源。NVIC使用8位优先级寄存器（实际使用的位数由芯片厂商决定，S32K1xx使用4位），通过分组寄存器（PRIGROUP）将优先级分为抢占优先级和子优先级两部分。

优先级分组由SCB->AIRCR寄存器的PRIGROUP位段控制，共支持8种分组方式：

优先级比较规则：

• 抢占优先级决定一个中断能否抢占另一个中断。数值越小，优先级越高。
• 子优先级在抢占优先级相同时，决定中断的响应顺序。数值越小，优先级越高。
• 抢占优先级不同的中断：高抢占优先级可以打断低抢占优先级的中断。
• 抢占优先级相同的中断：不会互相抢占，但子优先级高的先执行。

2.4 中断优先级配置实战

在S32K平台上，中断优先级配置通过NVIC的IPR（Interrupt Priority Register）寄存器实现。每个IPR寄存器管理4个中断，每个中断占用8位（实际使用高4位）。

配置中断优先级的标准步骤：

1. 统一分组：在系统初始化时设置PRIGROUP，确保所有模块使用相同的分组方式。
2. 分配优先级：根据功能需求，为每个中断分配抢占优先级和子优先级。
3. 写入IPR：通过NVIC_IPR寄存器写入优先级值。
4. 使能中断：通过NVIC_ISER寄存器使能中断。

/* 统一设置优先级分组：4位抢占 + 4位子优先级 */
SCB->AIRCR = (SCB->AIRCR & ~SCB_AIRCR_PRIGROUP_Msk) |
             (3 << SCB_AIRCR_PRIGROUP_Pos);

/* 配置PORTA中断：抢占优先级=2，子优先级=1 */
/* 优先级值 = (抢占优先级 << 4) | 子优先级 */
uint8_t priority_value = (2 << 4) | 1;  /* 0x21 */

/* 写入IPR寄存器，PORTA中断号为48 */
/* IPR[12] 管理中断号48-51 */
NVIC->IPR[12] = (NVIC->IPR[12] & ~(0xFF << 0)) |
                (priority_value << 0);

/* 使能PORTA中断 */
NVIC->ISER[1] = (1 << (48 - 32));  /* ISER[1] 管理中断号32-63 */

2.5 中断优先级冲突的典型场景

在项目移植过程中，以下场景最容易引发中断优先级冲突：