4. S32K3 I2C模块硬件架构

S32K3系列的I2C模块基于恩智浦的LPI2C（Low-Power Inter-Integrated Circuit）IP核设计，支持主机、从机和多主机模式。理解其硬件架构是从机驱动开发和中断响应优化的基础。本节将深入剖析模块框图、时钟生成机制、数据移位寄存器以及关键的控制与状态寄存器。

4.1 I2C模块整体框图

下图展示了S32K3 I2C模块的内部功能架构，主要分为总线接口层、核心逻辑层和引脚控制层。

4.2 时钟生成机制

I2C 总线的时序由 SCL 时钟信号决定。S32K3 LPI2C 模块的时钟源来自系统时钟（如 SPLL、FIRC 或 SOSC），通过内部分频器生成符合 I2C 标准（100 kHz、400 kHz、1 MHz）的时钟。

4.2.1 时钟分频器结构

时钟生成涉及两个关键寄存器字段：CLKLO 和 CLKHI，它们分别定义 SCL 低电平和高电平的持续时间（以时钟周期为单位）。

4.2.2 时钟频率计算

SCL 频率由以下公式决定：

SCL_Freq = Peripheral_Clock / ( (CLKLO + CLKHI) × 2 )

例如，若外设时钟为 80 MHz，需要 400 kHz 快速模式：

CLKLO + CLKHI = 80 MHz / (400 kHz × 2) = 100
通常设置 CLKLO = 50, CLKHI = 50

4.3 数据移位寄存器

数据移位寄存器是 I2C 通信的核心，负责数据的串行发送和接收。S32K3 LPI2C 采用双缓冲结构，提高数据吞吐量。

4.3.1 发送路径

• TDR (Transmit Data Register)：软件写入待发送数据的 8 位寄存器。
• 发送移位寄存器 (TX Shift Register)：从 TDR 加载数据，按位通过 SDA 引脚输出。
• 当 TDR 为空且移位寄存器加载完成后，硬件自动触发发送中断或 DMA 请求。

4.3.2 接收路径

• 接收移位寄存器 (RX Shift Register)：从 SDA 引脚逐位接收数据。
• RDR (Receive Data Register)：接收完成后，数据从移位寄存器转移到 RDR，软件可读取。
• 当 RDR 有数据且未被读取时，硬件会拉低 SCL（时钟拉伸），等待软件处理。

4.4 控制与状态寄存器

LPI2C 模块的寄存器分为主机和从机两组。对于从机驱动开发，以下寄存器最为关键：

4.4.1 从机控制寄存器 (SCR)

4.4.2 从机状态寄存器 (SSR)

4.4.3 数据寄存器 (TDR / RDR)

4.4.4 从机地址寄存器 (SAR)

SAR 寄存器用于配置从机地址，支持 7 位和 10 位地址模式：

// 7 位地址配置示例（地址 0x42）
LPI2C0->SAR = 0x42;  // 写入 7 位地址，硬件自动左移 1 位

// 10 位地址配置示例（地址 0x2A0）
LPI2C0->SAR = (1 << 10) | 0x2A0;  // 位10 置1 表示 10 位地址模式

4.5 中断与 DMA 事件映射

LPI2C 模块支持多种中断和 DMA 请求，合理利用这些事件是实现高效从机响应的关键。