4. I2C 时钟同步与仲裁：时钟拉伸、多主机仲裁原理、总线冲突检测

I2C 总线支持多主机通信，但多个主机同时驱动总线时，必须通过时钟同步与仲裁机制来保证数据完整性。此外，时钟拉伸（Clock Stretching）是从机控制通信节奏的重要手段。本章深入分析这三种机制的原理、波形特征及调试方法。

4.1 时钟拉伸（Clock Stretching）

时钟拉伸是从机在 SCL 线路上执行的一种“握手机制”。当从机需要更多时间处理数据（例如读取内部寄存器或准备应答）时，它会主动将 SCL 线拉低，强制主机进入等待状态，直到从机释放 SCL 为止。

4.1.1 时钟拉伸的时序特征

• 发生位置：通常在第 9 个 SCL 时钟周期（应答位 ACK/NACK 之后）或数据字节传输期间。
• 电气表现：SCL 在主机释放后仍保持低电平，低电平时间被从机延长。
• 主机行为：主机在 SCL 高电平采样前检测到 SCL 仍为低，则自动插入等待周期，不继续产生时钟。

4.1.2 时钟拉伸波形示例

下图展示了一个典型的时钟拉伸场景：从机在第 9 个时钟周期后拉低 SCL，主机等待直到从机释放。

4.1.3 时钟拉伸的调试要点

4.2 多主机仲裁原理

当两个或多个主机同时尝试启动传输时，I2C 总线通过线与（Wired-AND）逻辑实现仲裁。仲裁在 SDA 线路上进行，SCL 线路则由时钟同步机制协调。

4.2.1 仲裁过程

1. 起始条件竞争：多个主机同时检测总线空闲并产生 START 条件。
2. 时钟同步：各主机在 SCL 上执行线与，产生统一的同步时钟。
3. 数据位仲裁：每个主机在 SCL 高电平期间驱动 SDA。如果某个主机驱动高电平（1），但检测到 SDA 实际为低电平（0），则该主机失去仲裁并立即退出。
4. 获胜者继续：仲裁获胜的主机继续完成剩余传输，失败主机释放总线并进入从机模式。

4.2.2 仲裁波形示例

下图展示了两个主机（主机 A 和主机 B）同时发送数据时的仲裁过程。主机 A 发送 0x50，主机 B 发送 0x54，在第 3 个数据位发生仲裁。

4.2.3 仲裁与地址匹配

仲裁不仅发生在数据位，也可能发生在从机地址阶段。如果两个主机试图访问不同的从机，地址仲裁将决定哪个主机获得总线控制权。地址值较小的主机（二进制位中 0 更多）通常获胜。

4.3 总线冲突检测

总线冲突是指多个主机同时驱动总线导致数据损坏的情况。I2C 的仲裁机制本质上是一种无损冲突检测——冲突不会导致数据损坏，但会丢失总线控制权。

4.3.1 冲突检测原理

每个主机在 SCL 高电平期间同时执行两项操作：

• 驱动 SDA：输出自身数据位
• 采样 SDA：读取总线实际电平

如果采样值与输出值不一致，则检测到冲突，主机立即停止驱动 SDA 并释放总线。

4.3.2 冲突检测流程

4.3.3 冲突检测的调试方法

在调试多主机系统时，以下方法可帮助定位总线冲突：

1. 观察 SDA 波形毛刺：在 SCL 高电平期间，如果 SDA 出现非预期的电平跳变，表明可能存在冲突。
2. 检查 SCL 占空比：时钟同步会导致 SCL 低电平时间被最慢的主机决定，如果 SCL 低电平时间不稳定，可能有多主机竞争。
3. 使用逻辑分析仪触发：设置触发条件为“SCL 高电平时 SDA 变化”，捕获冲突事件。
4. 分析主机退出时间：如果某个主机频繁在地址阶段后退出，可能是地址冲突或从机地址重复。

4.4 时钟同步机制

时钟同步是 I2C 多主机通信的基础。它确保多个主机产生的 SCL 时钟能够合并为一个统一的时钟信号。

4.4.1 同步原理

每个主机都有自己的 SCL 时钟发生器。由于 SCL 是开漏输出，多个主机同时驱动时，SCL 的低电平时间由最慢的主机决定，高电平时间由最快的主机决定。

• 低电平同步：所有主机在 SCL 低电平时开始计数。计数最快结束的主机试图拉高 SCL，但若还有其他主机仍在低电平状态，SCL 保持低电平。
• 高电平同步：当所有主机都释放 SCL 后，SCL 被上拉电阻拉高。最快结束低电平的主机开始高电平计数，但最慢的主机可能还未进入高电平。

4.4.2 时钟同步波形

4.5 本章总结