3. SPI Flash 硬件接口：典型引脚定义与电路设计
SPI Flash 芯片的硬件接口设计直接决定了驱动层的通信可靠性与系统稳定性。本章将深入剖析标准 SPI Flash 的 8 引脚定义、电路连接中的关键注意事项以及上拉电阻的选型原则，帮助你在 PCB 设计阶段规避常见的信号完整性与电源问题。
3.1 典型引脚定义与功能
标准 SPI Flash 通常采用 8-pin SOP/SOIC 封装，各引脚功能如下表所示：
| 引脚编号 | 名称 | 类型 | 功能描述 |
|---|---|---|---|
| 1 | CS# (Chip Select) | 输入 | 片选信号，低电平有效。拉低时选中芯片，高电平时芯片进入待机模式，DO 引脚为高阻态。 |
| 2 | DO (Data Out) / SO | 输出 | 主设备数据输出从设备数据输入（MISO），在 SCK 下降沿采样数据。 |
| 3 | WP# (Write Protect) | 输入 | 写保护引脚，低电平有效。拉低时禁止对状态寄存器进行写操作，常用于保护关键启动代码区域。 |
| 4 | GND | 电源 | 地引脚，必须与系统数字地平面直接连接，避免长回路引入噪声。 |
| 5 | DI (Data In) / SI | 输入 | 主设备数据输出从设备数据输入（MOSI），在 SCK 上升沿锁存数据。 |
| 6 | SCK (Serial Clock) | 输入 | 串行时钟输入，由主设备驱动。最大频率取决于芯片规格（常见 50MHz~133MHz）。 |
| 7 | HOLD# (Hold) | 输入 | 暂停通信引脚，低电平有效。拉低时芯片暂停当前操作，DO 引脚为高阻态，常用于多主设备总线仲裁。 |
| 8 | VCC | 电源 | 主电源引脚，典型电压为 3.3V 或 1.8V，需配合去耦电容使用。 |
设计提示： 在高速 SPI 通信（>50MHz）场景下，WP# 和 HOLD# 引脚必须通过上拉电阻接至 VCC，防止悬空时误触发写保护或暂停操作，导致通信异常。
3.2 电路连接注意事项
SPI Flash 的电路连接质量直接影响信号完整性和系统稳定性。以下是必须遵守的 5 条核心规则：
- 去耦电容就近放置： 在 VCC 与 GND 引脚之间放置 100nF（0.1μF）陶瓷电容，电容必须紧贴芯片引脚放置，走线长度不超过 2mm，以滤除高频噪声。
- 信号线等长与阻抗控制： SCK、DI、DO、CS# 四条信号线走线长度差控制在 ±5mm 以内，避免时钟偏移导致数据采样错误。对于 50MHz 以上频率，建议单端阻抗控制在 50Ω ±10%。
- 地平面完整性： GND 引脚应通过过孔直接连接到完整的地平面，避免在信号层上形成地回路环路。不要在 SPI 信号线下方分割地平面。
- 隔离数字噪声： SPI 信号线应远离高频开关电源、晶振、DC-DC 转换器等强干扰源，间距至少保持 3 倍线宽（3W 规则）。
- 热设计考虑： 扇区擦除操作时芯片功耗可达 20mA~50mA，若 PCB 散热条件差，建议在芯片底部增加散热过孔或铜皮。
常见错误： 将 WP# 或 HOLD# 引脚直接悬空或通过下拉电阻接地。悬空时引脚电平不确定，可能导致芯片意外进入写保护或暂停状态；下拉接地则永久禁用写保护功能，无法保护关键数据区域。
3.3 上拉电阻选择与计算
WP# 和 HOLD# 引脚必须通过上拉电阻接至 VCC，以确保在默认状态下芯片处于正常工作模式。上拉电阻的选型需综合考虑以下三个因素：
| 因素 | 说明 | 推荐值 |
|---|---|---|
| 静态功耗 | 电阻越小，静态电流越大。例如 1kΩ 上拉至 3.3V 时静态电流为 3.3mA，10kΩ 时仅为 0.33mA。 | 4.7kΩ ~ 10kΩ |
| 信号上升时间 | 电阻与引脚寄生电容形成 RC 低通滤波器。电阻过大（>47kΩ）会导致上升沿变缓，影响高速通信时序。 | ≤ 10kΩ（50MHz 以上） |
| 驱动能力 | 主设备 GPIO 的灌电流/拉电流能力有限。若电阻过小，GPIO 拉低时电流过大可能损坏引脚。 | ≥ 4.7kΩ（标准 GPIO） |
推荐选型： 对于 3.3V 供电、50MHz 以下 SPI 通信，使用 10kΩ ±5% 上拉电阻；对于 1.8V 供电或 50MHz 以上高速场景，使用 4.7kΩ 以保证足够的上升沿速率。
计算示例： 假设 WP# 引脚寄生电容为 5pF，上拉电阻为 10kΩ，则 RC 时间常数 τ = 10kΩ × 5pF = 50ns。上升时间（10%~90%）约为 2.2τ = 110ns。若 SCK 周期为 20ns（50MHz），则 110ns 的上升时间会严重破坏时序，此时应将上拉电阻降至 4.7kΩ，使上升时间缩短至约 52ns。
3.4 典型电路连接示意图
下图展示了 SPI Flash 与 MCU 的标准电路连接，包含去耦电容、上拉电阻和信号线布局：
3.5 电源与地平面设计要点
SPI Flash 的电源完整性是高速通信的基础。以下是电源与地平面设计的 4 个关键要点：
- 去耦电容网络： 在 VCC 引脚处放置 100nF + 10μF 电容组合，100nF 滤除高频噪声，10μF 提供瞬态电流。电容应尽量靠近芯片引脚，过孔直接连接至电源平面。
- 电源走线宽度： VCC 走线宽度至少 0.5mm（20mil），确保载流能力大于 100mA。若使用 1.8V 供电，走线宽度建议增加至 0.8mm。
- 地回路最小化： GND 引脚通过独立过孔直接连接至地平面，避免与其它信号共享过孔。地回路面积越小，EMI 辐射越低。
- 电源平面分割： 若系统同时使用 3.3V 和 1.8V 供电，SPI Flash 应位于对应电压的电源平面区域内，避免跨越分割区域引入共模噪声。
实测数据： 在 100MHz SPI 通信下，未加去耦电容时信号眼图张开度仅为 45%；加入 100nF + 10μF 电容后，眼图张开度提升至 82%，误码率从 10⁻⁴ 降低至 10⁻⁹ 以下。
3.6 多设备共享 SPI 总线的硬件设计
当多个 SPI 从设备共享同一总线时，硬件设计需额外注意以下 3 点：
| 设计要点 | 说明 | 推荐做法 |
|---|---|---|
| CS# 独立控制 | 每个从设备使用独立的 GPIO 控制 CS#，避免多个设备同时被选中导致数据冲突。 | MCU 预留足够 GPIO，每个 CS# 走线独立且等长。 |
| DO 引脚三态控制 | 未选中的从设备 DO 引脚必须为高阻态，防止多个设备同时驱动 MISO 线。 | 确保 CS# 高电平时 DO 进入高阻态（标准 SPI Flash 默认支持）。 |
| 总线负载与驱动能力 | 多个从设备增加总线电容负载，可能降低信号上升沿速率。 | 总线上最多挂载 4~6 个从设备；超过时需加 SPI 缓冲器/中继器。 |
总线冲突风险： 若两个从设备的 CS# 同时被拉低，且其中一个输出低电平、另一个输出高电平，MISO 线上将出现短路电流，可能损坏 GPIO 引脚。务必在软件中确保同一时刻只有一个 CS# 有效。
3.7 硬件设计检查清单
在 PCB 投板前，请逐项确认以下硬件设计检查清单：
- ☐ VCC 引脚是否放置 100nF 去耦电容（距离 < 2mm）？
- ☐ WP# 和 HOLD# 是否通过 4.7kΩ~10kΩ 电阻上拉至 VCC？
- ☐ GND 引脚是否通过独立过孔连接至地平面？
- ☐ SCK、DI、DO、CS# 走线长度差是否控制在 ±5mm 以内？
- ☐ SPI 信号线是否远离开关电源、晶振等干扰源（间距 ≥ 3W）？
- ☐ 多设备共享总线时，每个 CS# 是否独立控制？
- ☐ 电源走线宽度是否满足载流能力（≥ 0.5mm）？
- ☐ 芯片底部是否添加散热过孔（高功耗场景）？