1. PCIe驱动基础：PCIe总线架构概述、配置空间、BAR空间、中断机制

1.1 PCIe总线架构概述

PCI Express（PCIe）是一种高速串行计算机扩展总线标准，旨在替代传统的并行PCI/PCI-X总线。其核心架构采用点对点串行连接，每个设备与根组件（Root Complex）或交换器（Switch）之间拥有独立的物理链路，彻底消除了共享总线带来的仲裁开销。

下图展示了典型的 PCIe 系统拓扑结构，包含根组件、交换器、端点设备以及桥接设备之间的层级关系。

1.2 配置空间（Configuration Space）

PCIe 配置空间是驱动与设备进行初始化、识别和资源分配的核心接口。每个 PCIe 功能（Function）都拥有独立的 4KB 配置空间（传统 PCI 为 256 字节），通过配置读写总线周期（Type 0 / Type 1）访问。

配置空间访问在 Linux 内核中通过 pci_read_config_* / pci_write_config_* 系列函数完成。内核在枚举总线时自动读取配置空间，建立设备树。

// 示例：读取 Vendor ID 和 Device ID
#include <linux/pci.h>

u16 vendor, device;
struct pci_dev *dev = pci_get_device(0x8086, 0x10D3, NULL); // Intel 82574L
if (dev) {
    pci_read_config_word(dev, PCI_VENDOR_ID, &vendor);
    pci_read_config_word(dev, PCI_DEVICE_ID, &device);
    pr_info("Vendor: 0x%04x, Device: 0x%04x\n", vendor, device);
    pci_dev_put(dev);
}

1.3 BAR空间（Base Address Register）

BAR 空间是设备暴露给主机的内存映射或 IO 映射接口。每个 BAR 寄存器描述了一段连续的地址空间，驱动通过 ioremap 将其映射到内核虚拟地址空间，从而实现对设备寄存器的读写。

BAR 的类型由低位比特决定：

• Bit 0 = 0：Memory Space BAR（MMIO）。
• Bit 0 = 1：I/O Space BAR（传统 x86 专用，PCIe 中已不推荐）。
• Memory BAR Bit 2:1：00=32-bit，10=64-bit（占用连续两个 BAR 寄存器）。
• Memory BAR Bit 3：Prefetchable 标志，指示是否支持合并写操作。

1.4 中断机制

PCIe 支持两种中断模型：传统 INTx（共享电平中断）和 MSI/MSI-X（消息 signaled 中断）。现代高性能驱动几乎全部采用 MSI-X，因为它支持每个队列独立中断向量，且无需共享中断线。

Linux 内核推荐使用 pci_alloc_irq_vectors 统一分配 MSI/MSI-X，内核会自动选择最优方案。

// 示例：分配 MSI-X 中断向量
int nr_vectors = pci_alloc_irq_vectors(pdev, 1, 4, PCI_IRQ_MSIX);
if (nr_vectors < 0) {
    dev_err(&pdev->dev, "Failed to allocate MSI-X vectors\n");
    return nr_vectors;
}
for (int i = 0; i < nr_vectors; i++) {
    int irq = pci_irq_vector(pdev, i);
    request_irq(irq, my_interrupt_handler, 0, "my_driver", &my_data[i]);
}