MIPI CSI-2协议与DMA传输协同设计 - 第2节
2.1 D-PHY 物理层概述
MIPI D-PHY 是 CSI-2 协议最广泛使用的物理层标准，负责在摄像头传感器与应用处理器之间提供高速、低功耗的串行数据传输通道。D-PHY 采用差分信号对（Data/Clock Lane）实现物理连接，并定义了两种工作模式：高速模式（HS, High-Speed） 和 低功耗模式（LP, Low-Power）。
关键指标： D-PHY v1.2 单 Lane 最高速率可达 2.5 Gbps，v2.0 提升至 4.5 Gbps。CSI-2 通常使用 1 条 Clock Lane + 1~4 条 Data Lane。
2.1.1 物理连接结构
每个 D-PHY Lane 由一对差分线（DP/DN）组成。Clock Lane 提供 DDR（Double Data Rate）时钟，Data Lane 在时钟的上升沿和下降沿均传输数据。
2.2 差分信号与高速传输
D-PHY 在 HS 模式下使用 低压差分信号（LVDS-like） 技术，通过一对互补信号（DP 与 DN）的电压差来传输数据。差分信号具有以下优势：
- 抗共模噪声： 外部干扰同时耦合到两条线上，差分接收器只响应电压差，抑制共模噪声。
- 低电压摆幅： HS 模式下差分电压摆幅仅 200 mV（典型值），功耗远低于单端 CMOS 信号。
- 高数据速率： 低摆幅和差分特性支持 GHz 级信号传输，单 Lane 速率可达 2.5 Gbps。
2.2.1 HS 传输电气特性
| 参数 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|
| 差分电压 (VOD) | 140 | 200 | 270 | mV |
| 共模电压 (VCM) | 150 | 200 | 250 | mV |
| 上升/下降时间 (20%-80%) | — | 150 | 300 | ps |
| 单端电压摆幅 | — | 400 | — | mV |
设计提示： PCB 布线时，差分对 DP/DN 必须等长、等宽，并保持 100Ω 差分阻抗。长度失配会导致时序偏移（Skew），严重降低信号质量。
2.3 LP 与 HS 模式切换机制
D-PHY 支持在 LP（低功耗） 和 HS（高速） 两种模式之间动态切换。LP 模式用于控制信号传输（如帧同步、线同步、Escape 命令），HS 模式用于高速像素数据流。
2.3.1 模式切换状态机
每个 Data Lane 的状态由 DP 和 DN 的电压电平组合决定。LP 模式下使用单端 CMOS 信号（0~1.2V），HS 模式下使用差分信号（200 mV 摆幅）。
2.3.2 切换时序与协议要求
从 LP 切换到 HS 必须经过严格的状态序列，以确保接收端正确检测并进入高速模式。切换流程如下：
- LP-11 → LP-01 → LP-00： 发送端驱动 DP 从 1→0，DN 保持 1→0，进入 LP-00 准备状态。
- HS 准备时间（THS-PREPARE）： 在 LP-00 状态保持至少 40 ns + 4 UI（Unit Interval），使接收端准备好 HS 接收。
- HS 同步序列： 发送端切换为差分驱动，输出 HS 同步序列（00011101），接收端检测到差分信号后锁定时钟。
- 数据传输： 连续发送 HS 数据包，直到传输结束。
- HS 退出： 发送端停止差分驱动，返回 LP-11 空闲状态。
时序约束： THS-PREPARE 不足会导致接收端无法正确锁定差分信号，产生 CRC 错误或数据丢失。FPGA 实现时必须使用精确的计数器或状态机控制切换时序。
2.4 Lane 管理与数据分配
CSI-2 支持多 Data Lane 配置（1/2/3/4 Lane），数据在多个 Lane 之间以 字节交错（Byte Interleaving） 方式分配。Clock Lane 始终以 HS 模式运行，为所有 Data Lane 提供同步时钟。
2.4.1 多 Lane 数据分配示例
| Lane 数量 | 每时钟周期传输字节数 | 典型应用场景 |
|---|---|---|
| 1 Lane | 2 字节（DDR） | 低分辨率摄像头（VGA/720p） |
| 2 Lane | 4 字节 | 1080p 30fps |
| 4 Lane | 8 字节 | 4K 60fps / 高帧率 |
2.5 本章小结
- D-PHY 使用差分信号对实现高速、低功耗传输，HS 模式下差分电压仅 200 mV。
- LP 模式用于控制信号，HS 模式用于数据流，两者通过 LP-11 → LP-01 → LP-00 → HS 状态序列切换。
- 多 Lane 配置通过字节交错提升带宽，FPGA 设计需严格满足切换时序约束。
- 理解 D-PHY 物理层是后续 CSI-2 协议层解析和 DMA 传输设计的基础。