4. 多级页表遍历原理：x86-64 四级页表遍历流程详解

x86-64 架构采用四级页表结构将虚拟地址转换为物理地址。每次内存访问都需要硬件（MMU）遍历四级页表，从根目录 PML4 开始，逐级索引直至找到最终的物理页框。理解这一遍历流程是优化 TLB 缺失和降低 TLB shootdown 延迟的基础。

4.1 四级页表层级与位域划分

一个 48 位虚拟地址被划分为 5 个部分：4 个页表索引（每级 9 位）和 1 个页内偏移（12 位）。各级页表项（PTE）均占 8 字节，每张页表包含 512 个表项，正好填满一个 4KB 物理页框。

4.2 硬件遍历流程（逐级解析）

MMU 在 TLB 未命中时自动执行以下 4 步遍历，每一步都依赖前一级的输出作为下一级的基地址。

1. Step 1 — PML4 索引： 从 CR3 寄存器读取 PML4 基地址（物理地址）。取虚拟地址 Bits[47:39] 作为索引，在 PML4 表中定位表项。检查 Present 位，若为 0 触发 Page Fault。
2. Step 2 — PDPT 索引： 从 PML4 表项中读取 PDPT 页框基址（物理地址）。取虚拟地址 Bits[38:30] 作为索引，在 PDPT 表中定位表项。检查 Present 位及大页标志（PS=1 时直接映射 1GB 页）。
3. Step 3 — PD 索引： 从 PDPT 表项中读取 PD 页框基址。取虚拟地址 Bits[29:21] 作为索引，在 PD 表中定位表项。若 PS=1 则映射 2MB 大页，遍历提前结束。
4. Step 4 — PT 索引： 从 PD 表项中读取 PT 页框基址。取虚拟地址 Bits[20:12] 作为索引，在 PT 表中定位最终 PTE。该表项包含 4KB 页框的物理基址。
5. 最终合成： 将 PT 表项中的物理页框号（PFN）与虚拟地址 Bits[11:0] 偏移拼接，得到完整的物理地址。

4.3 四级页表遍历流程 SVG 架构图

4.4 遍历过程中的关键检查点

MMU 在每一级表项访问时都会执行权限和存在性检查，任何一级失败都会触发异常，不会继续后续遍历。

• Present 位（Bit 0）： 必须为 1，否则触发 Page Fault (#PF)。
• R/W 位（Bit 1）： 检查当前访问类型（读/写）是否允许。若为 0 且是写操作，触发保护错误。
• U/S 位（Bit 2）： 用户态访问时该位必须为 1，否则触发保护错误。
• NX 位（Bit 63）： 若 IA32_EFER.NXE=1 且 NX=1，则不允许在该页上执行代码。
• PS 位（Bit 7）： 在 PDPT 和 PD 级检查，决定是否启用大页映射。
• Accessed 位（Bit 5）： 硬件在遍历时自动置位，用于操作系统页面置换算法。
• Dirty 位（Bit 6）： 仅在 PT 级（或大页的 PD/PDPT 级）由硬件在写访问时置位。

4.5 遍历流程与 TLB 填充的协同

硬件遍历完成后，MMU 会将最终翻译结果（虚拟页号 → 物理页框号 + 权限属性）填充到 TLB 中。TLB 的填充策略直接影响后续访问的命中率。

4.6 遍历流程的原子性与 TLB shootdown 关联

当操作系统修改页表（如解除映射、更改权限）时，必须确保所有核的 TLB 中缓存的旧翻译结果被失效。这一过程称为 TLB shootdown。页表遍历的原子性保证是 shootdown 正确性的前提。

• 原子 PTE 更新： x86-64 保证 8 字节 PTE 的读写是原子的（在缓存行对齐的前提下），避免遍历过程中看到半更新状态。
• 自修改页表问题： 若遍历器正在读取某级 PTE 的同时，另一个核修改了该 PTE，硬件必须保证遍历器要么看到旧值，要么看到新值，不会看到撕裂的中间态。
• Shootdown 协议： 发起核发送 IPI 中断到所有目标核，目标核执行 INVLPG 指令失效对应虚拟地址的 TLB 项，然后返回确认。发起核等待所有确认后才释放页表页框。
• 遍历与 shootdown 的交错： 若 shootdown 发生在遍历过程中，硬件可能使用旧 PTE 完成翻译并填充 TLB，导致 TLB 中存在已失效的映射。因此 shootdown 后必须执行全局 TLB 失效（如 INVPCID）或等待所有核的 TLB 一致。