3. 多级页表结构详解：x86_64 四级页表与 ARMv8 页表层级
现代操作系统采用多级页表结构，以支持大地址空间（如 48 位虚拟地址）并节省页表内存。本章深入解析 x86_64 的四级页表（PML4/PDPT/PD/PT）与 ARMv8 的页表层级，并详细分析页表项（PTE）的关键标志位。
3.1 x86_64 四级页表结构
x86_64 架构使用 4 级页表将 48 位虚拟地址转换为物理地址。每级页表覆盖虚拟地址的不同位段，通过逐级索引找到最终的物理页帧。
关键概念： 四级页表由 PML4（Page Map Level 4）、PDPT（Page Directory Pointer Table）、PD（Page Directory）、PT（Page Table）组成。CR3 寄存器指向当前进程的 PML4 基址。
3.1.1 虚拟地址分解
一个 48 位虚拟地址被分解为 5 个部分：4 个页表索引（各 9 位）和 1 个页内偏移（12 位）。
| 位段 | 47:39 | 38:30 | 29:21 | 20:12 | 11:0 |
|---|---|---|---|---|---|
| 名称 | PML4 索引 | PDPT 索引 | PD 索引 | PT 索引 | 页内偏移 |
| 位数 | 9 | 9 | 9 | 9 | 12 |
| 每级表项数 | 512 | 512 | 512 | 512 | — |
性能提示： 每次地址翻译需要 4 次内存访问（每级页表一次）。TLB（Translation Lookaside Buffer）通过缓存最近使用的页表项来避免这 4 次访问，是性能优化的关键。
3.1.2 四级页表遍历流程
以下 SVG 图展示了 x86_64 四级页表的完整遍历路径：
3.2 ARMv8 页表层级
ARMv8-A 架构支持 4KB、16KB 和 64KB 页大小，以及 3 级或 4 级页表。以最常见的 4KB 页、4 级页表为例，其层级为：
- Level 0 (L0): 页表基址寄存器（TTBR0_EL1/TTBR1_EL1）指向 L0 表。
- Level 1 (L1): 类似 x86 的 PDPT，覆盖大块地址范围。
- Level 2 (L2): 类似 x86 的 PD，可映射 2MB 块。
- Level 3 (L3): 类似 x86 的 PT，映射 4KB 页。
架构差异： ARMv8 的页表项包含额外的属性位，如非安全（NS）、访问权限（AP）、内存类型（AttrIndx）等，这些位在虚拟化场景中尤为重要。
3.2.1 ARMv8 与 x86_64 页表对比
| 特性 | x86_64 | ARMv8 (4KB 页) |
|---|---|---|
| 页表级数 | 4 级 (PML4/PDPT/PD/PT) | 4 级 (L0/L1/L2/L3) |
| 虚拟地址宽度 | 48 位 | 48 位 (可扩展至 52 位) |
| 每级索引位数 | 9 位 | 9 位 (L0/L1/L2/L3 各 9 位) |
| 页大小 | 4KB (默认) | 4KB (默认) |
| 大页支持 | 2MB, 1GB | 2MB, 1GB, 32MB (64KB 页) |
| 页表项大小 | 8 字节 | 8 字节 |
| 基址寄存器 | CR3 | TTBR0_EL1 / TTBR1_EL1 |
3.3 页表项（PTE）解析
页表项（PTE）是页表的核心，包含物理页帧号（PFN）和一系列控制位。以下以 x86_64 为例解析 PTE 结构。
3.3.1 x86_64 PTE 位布局
| 位段 | 名称 | 描述 |
|---|---|---|
| 0 | P (Present) | 页是否在内存中。若为 0，访问该页触发缺页异常。 |
| 1 | R/W (Read/Write) | 0 表示只读，1 表示可读写。 |
| 2 | U/S (User/Supervisor) | 0 表示仅内核可访问，1 表示用户态也可访问。 |
| 3 | PWT (Page Write-Through) | 控制缓存写策略：0 写回，1 写通。 |
| 4 | PCD (Page Cache Disable) | 1 表示禁止该页缓存。 |
| 5 | A (Accessed) | 硬件自动置位，表示页被访问过。操作系统可定期清除以统计访问频率。 |
| 6 | D (Dirty) | 硬件自动置位，表示页被写入过。用于页面置换算法。 |
| 7 | PS (Page Size) | 仅在 PD 和 PDPT 中有效：1 表示大页（2MB 或 1GB）。 |
| 8 | G (Global) | 1 表示全局页，TLB 刷新时不被清除（常用于内核空间）。 |
| 9-11 | Ignored | 可供操作系统自定义使用（如用于 NUMA 信息）。 |
| 12-51 | PFN (Physical Frame Number) | 物理页帧号，共 40 位，支持最大 1TB 物理内存。 |
| 52-62 | Reserved / Ignored | 保留位或供软件使用。 |
| 63 | NX (No-Execute) | 1 表示禁止在该页执行代码（硬件强制执行 NX 保护）。 |
性能调优关注点： A 位和 D 位用于页面置换算法（如 LRU 近似实现）；NX 位是安全关键；PS 位决定是否使用大页，直接影响 TLB 覆盖范围和页表遍历深度。
3.3.2 ARMv8 PTE 关键位
ARMv8 的 PTE 结构与 x86 类似，但包含更多架构特有属性：
- Bit 0 (Valid): 类似 x86 的 Present 位。
- Bit 1 (Table/Page): 0 表示页表项（指向下一级页表），1 表示页项（指向物理页）。
- Bit 2-4 (AttrIndx): 指向 MAIR（Memory Attribute Indirection Register）中的内存类型属性。
- Bit 5-6 (AP): 访问权限（如只读、读写、用户/特权）。
- Bit 7 (SH): 可共享性属性（非共享、内部共享、外部共享）。
- Bit 8 (AF): 访问标志，类似 x86 的 A 位。
- Bit 9 (NG): 非全局位，类似 x86 的 G 位取反。
- Bit 10-11 (nG): 非全局位扩展。
- Bit 12-47 (PFN): 物理页帧号。
- Bit 51 (DBM): Dirty Bit Modifier，用于硬件辅助的脏页跟踪。
- Bit 54 (PXN): 特权执行禁止。
- Bit 55 (UXN): 用户执行禁止。
3.4 页表遍历与性能瓶颈
页表遍历是内存管理单元（MMU）的核心操作，其性能直接影响内存访问延迟。以下 SVG 图展示了 TLB 缺失时的页表遍历路径：
3.5 页表遍历性能优化策略
- 大页（Huge Pages）: 使用 2MB 或 1GB 大页，减少页表级数和 TLB 压力。适用于数据库、HPC 等大内存应用。
- TLB 预取: 现代 CPU 支持 TLB 预取，通过硬件预取页表项到 TLB，减少缺失率。
- 页表缓存（Page Table Cache）: 部分架构（如 ARMv8）支持页表缓存，加速页表项访问。
- perf 工具定位: 使用
perf stat -e dTLB-load-misses,dTLB-loads统计 TLB 缺失率，结合perf record -e page-faults分析缺页异常来源。
实战案例： 某数据库服务器在 perf 分析中发现
dTLB-load-misses 占比超过 10%，启用 2MB 大页后，TLB 缺失率降至 1% 以下，查询延迟降低 15%。