TLB 基础回顾：结构、命中与缺失、条目格式与地址转换流程
在深入页表锁机制之前，必须彻底理解 TLB（Translation Lookaside Buffer）的工作原理。TLB 是 CPU 内部的高速缓存，专门用于缓存最近使用的虚拟地址到物理地址的映射关系。它的设计直接决定了虚拟内存系统的性能，尤其是在多核环境下，TLB 的一致性管理是页表锁机制的核心挑战之一。
2.1 TLB 结构：指令 TLB 与数据 TLB
现代处理器通常将 TLB 分为两个独立的单元：指令 TLB（ITLB） 和 数据 TLB（DTLB）。这种分离设计基于指令获取与数据访问的不同特性，能够减少竞争并提高并行度。
| 特性 | 指令 TLB (ITLB) | 数据 TLB (DTLB) |
|---|---|---|
| 缓存内容 | 指令页面的地址映射 | 数据页面的地址映射 |
| 访问模式 | 只读（顺序/分支预测） | 读写（随机访问） |
| 局部性特征 | 空间局部性强，时间局部性中等 | 空间与时间局部性均强 |
| 典型条目数 | 32 ~ 128 项 | 64 ~ 512 项 |
| 关联度 | 全相联或高路组相联 | 组相联（4路 ~ 8路） |
| 失效影响 | 流水线停顿，代价极高 | 加载/存储延迟增加 |
设计权衡： 分离 ITLB 与 DTLB 虽然增加了芯片面积，但避免了指令预取与数据加载之间的 TLB 条目冲突。在多核系统中，ITLB 通常不需要跨核一致性维护，而 DTLB 则必须参与 TLB shootdown 协议，这是页表锁设计的关键差异点。
2.2 TLB 命中与缺失
TLB 的工作模式可以概括为两种状态：命中（Hit） 和 缺失（Miss）。命中率是衡量 TLB 效率的核心指标，通常期望达到 99% 以上。
TLB 命中流程
- 虚拟地址输入： CPU 生成虚拟地址，提取 VPN（虚拟页号）和偏移量。
- TLB 查找： 将 VPN 与 TLB 中所有条目的标签字段并行比较。
- 匹配成功： 找到匹配条目，检查权限位（读/写/执行）是否允许本次访问。
- 物理地址生成： 从 TLB 条目中取出 PFN（物理帧号），与偏移量拼接形成完整物理地址。
- 缓存/内存访问： 物理地址发送到 L1 缓存或内存控制器。
TLB 缺失处理
- TLB 未命中： VPN 在 TLB 中未找到匹配条目。
- 硬件页表遍历（HW Page Table Walk）： 现代 x86/ARM 处理器自动遍历多级页表，从内存中读取页表项（PTE）。
- PTE 加载到 TLB： 将新获取的 PTE 写入 TLB 的空闲条目或替换旧条目（使用 LRU 或随机替换策略）。
- 重试访问： 重新执行 TLB 查找，此时应命中。
- 缺页异常： 如果页表遍历发现 PTE 无效（未映射或换出到磁盘），则触发缺页异常，由操作系统处理。
性能关键数据： TLB 命中延迟通常为 1~2 个 CPU 周期；TLB 缺失且页表在 L1 缓存中时，延迟约 10~20 周期；若页表不在缓存中，需访问内存，延迟可达 100~300 周期。多核环境下，TLB 缺失还可能触发 TLB shootdown，代价更高。
2.3 TLB 条目格式与地址转换流程
每个 TLB 条目本质上是一份高速缓存的页表项（PTE），但为了快速并行比较，其格式经过专门优化。理解条目格式是分析 TLB 一致性协议的基础。
典型 TLB 条目字段
| 字段 | 宽度（典型） | 描述 |
|---|---|---|
| 标签（Tag） | 20~36 位 | 虚拟页号（VPN），用于与输入 VPN 比较 |
| 物理帧号（PFN） | 20~36 位 | 物理页框号，与页内偏移拼接形成物理地址 |
| 权限位 | 3~5 位 | 读（R）、写（W）、执行（X）、用户/内核模式 |
| 属性位 | 2~4 位 | 缓存策略（可缓存/不可缓存）、内存类型（普通/设备） |
| ASID（地址空间标识符） | 8~16 位 | 区分不同进程的 TLB 条目，避免进程切换时全局刷新 |
| 全局位（G） | 1 位 | 标记该条目为全局映射（如内核空间），所有进程共享 |
| 脏位（D） | 1 位 | 页面是否被写入，用于写回策略 |
| 有效位（V） | 1 位 | 条目是否有效 |
地址转换完整流程
以 4KB 页面大小、两级页表为例，地址转换的步骤如下：
- 虚拟地址分解： 将 32 位或 48 位虚拟地址拆分为 VPN（高位部分）和 页内偏移（低位 12 位）。
- TLB 并行查找： 使用 VPN 的高位部分（标签）与 TLB 中所有条目的标签字段同时比较。如果命中，直接跳至步骤 5。
- 页表遍历（未命中时）： 从页表基址寄存器（如 x86 的 CR3）开始，逐级索引页表：
- 第一级：VPN 的 bits[31:22] 索引页目录（Page Directory），获取页表基址。
- 第二级：VPN 的 bits[21:12] 索引页表（Page Table），获取 PTE。
- PTE 解析： 读取 PTE 中的 PFN、权限位、属性位。如果 PTE 无效，触发缺页异常。
- 物理地址合成： 物理地址 = PFN << 12 + 页内偏移。
- 缓存/内存访问： 物理地址发送到缓存层次结构。
多核陷阱： 当 CPU 核心 A 修改了页表项（例如取消映射），核心 B 的 TLB 中可能仍然缓存了旧的映射。如果不执行 TLB shootdown 协议，核心 B 将使用过时的 TLB 条目访问已被释放或重新分配的物理页面，导致数据损坏或安全漏洞。这正是页表锁机制需要解决的核心问题。
2.4 多核 TLB 一致性的挑战
在单核系统中，TLB 缺失处理相对简单：只需遍历页表并加载 PTE。但在多核系统中，每个核心拥有独立的 TLB，当操作系统修改页表时，必须确保所有核心的 TLB 中对应的旧条目被无效化，否则将出现 TLB 不一致 问题。
多核 TLB 一致性维护的核心机制是 TLB Shootdown：
- 发起者： 修改页表的 CPU 核心发送跨核中断（IPI）到所有其他核心。
- 处理者： 接收核心执行 TLB 无效化指令（如 x86 的
INVLPG或 ARM 的TLBI），清除指定虚拟地址的 TLB 条目。 - 同步： 所有核心确认完成后，发起者才继续执行。
性能瓶颈： TLB Shootdown 的延迟随核心数线性增长。在 64 核以上的系统中，一次页表修改可能触发数十微秒的跨核同步延迟。页表锁机制的设计目标之一就是减少不必要的 TLB Shootdown 频率，例如通过批量无效化、延迟无效化或使用大页面减少 TLB 条目数量。