📚 课程目录第3章关键性能指标

3、关键性能指标：帧率(FPS)、Pipeline延迟、CPU/GPU/DSP负载、DDR带宽

在Camera HAL稳像调试中，性能Profiling是量化评估与瓶颈定位的核心手段。稳像算法（如EIS、OIS+EIS融合）会引入额外的计算与数据搬运开销，直接影响用户体验。本章聚焦于四个最关键的量化指标：帧率（FPS）、Pipeline延迟、CPU/GPU/DSP负载以及DDR带宽。理解这些指标的定义、测量方法以及它们之间的权衡关系，是进行稳像性能优化的前提。

3.1 帧率（FPS）

帧率是衡量系统流畅度的首要指标，直接决定了预览与录像的视觉连贯性。在稳像场景下，帧率不仅受Sensor输出能力影响，更受HAL Pipeline中稳像算法处理速度的制约。

帧率等级	典型场景	稳像性能要求
30 FPS	标准录像、低光预览	每帧处理时间 < 33.3 ms
60 FPS	高帧率录像、运动场景	每帧处理时间 < 16.7 ms
120 FPS	慢动作、游戏直播	每帧处理时间 < 8.3 ms

Profiling要点： 使用 systrace 或 Perfetto 抓取 Camera 主线程与 Worker 线程的耗时。若稳像算法（如网格变形、陀螺仪插值）单帧耗时超过目标帧间隔，则会出现“丢帧”或“帧率抖动”，表现为画面卡顿。

帧率稳定性同样关键。通过 adb shell dumpsys media.camera 或自定义 HAL 日志，可以统计连续 1000 帧的帧间隔标准差。若标准差超过目标帧间隔的 10%，则需排查稳像算法中的偶发性长耗时路径。

3.2 Pipeline延迟

Pipeline延迟是指从Sensor曝光开始到最终显示或编码帧完成之间的总耗时。在稳像调试中，延迟增加主要来自两个方面：算法处理延迟和Buffer排队延迟。

  关键公式： 总延迟 = Sensor读出延迟 + ISP处理延迟 + 稳像算法延迟 + 显示/编码排队延迟

稳像算法（尤其是基于网格的EIS）通常需要等待完整的陀螺仪数据窗口，这会引入额外的“Look-ahead”延迟。例如，一个需要未来 5 帧陀螺仪数据的 EIS 算法，其理论最小延迟即为 5 帧间隔。

避坑指南： 不要混淆“算法处理耗时”与“Pipeline延迟”。前者是CPU/GPU执行时间，后者是端到端的等待时间。一个低耗时的算法可能因为Buffer设计不合理（如双Buffer等待）而引入高延迟。

以下SVG图展示了稳像Pipeline中延迟的构成与累积路径：

3.3 CPU/GPU/DSP负载

稳像算法的计算负载分布决定了SoC的功耗与发热。不同硬件单元适合处理不同类型的稳像任务：

CPU（中央处理器）： 适合控制逻辑、陀螺仪数据解析、参数计算。负载过高会导致调度延迟，影响帧率稳定性。
GPU（图形处理器）： 适合网格变形、图像重映射、双线性插值。GPU负载通常与输出分辨率成正比。
DSP（数字信号处理器）/NPU： 适合运动估计、特征点跟踪、深度学习稳像。DSP在低功耗下提供高吞吐，但编程灵活性较低。

计算单元	典型稳像任务	负载特征	优化方向
CPU	陀螺仪插值、网格生成	短时突发、高频率	减少锁竞争、使用SIMD
GPU	图像变形、裁剪	持续高负载、带宽敏感	降低精度、分块处理
DSP	光流计算、运动滤波	低功耗、流水线化	固定点量化、数据复用

Profiling工具： 使用 perfetto 或 simpleperf 抓取CPU各核负载；使用 GPU Frequency 节点监控GPU频率与占用率；DSP负载可通过厂商提供的专用工具（如QNX的dsptop）查看。

以下SVG图展示了稳像算法在不同硬件单元上的负载分配与协作关系：

3.4 DDR带宽

DDR带宽是稳像调试中最容易被忽视的瓶颈。稳像算法需要频繁读写图像Buffer、网格映射表、陀螺仪数据，尤其是在高分辨率（如4K 60fps）场景下，带宽消耗会急剧增加。

  带宽计算公式： DDR带宽 (MB/s) = 分辨率 × 帧率 × 每像素字节数 × 读写次数

例如，一个4K（3840×2160）60fps的YUV420稳像Pipeline，仅图像数据读写就需要：

3840 × 2160 × 1.5 (YUV420) × 60 × 2 (读+写) ≈ 1,492 MB/s

若再加上网格表、陀螺仪数据、中间Buffer，总带宽很容易超过2 GB/s，对LPDDR4/4X的带宽预算构成巨大压力。

分辨率/帧率	YUV420带宽 (MB/s)	稳像额外带宽 (MB/s)	总带宽预估 (MB/s)
1080p 30fps	178	50-80	~260
4K 30fps	746	200-300	~1,000
4K 60fps	1,492	400-600	~2,000

优化提示： 当DDR带宽接近极限时，系统会触发“带宽节流”，导致ISP降频、GPU降频，最终表现为帧率下降或稳像效果劣化。优先考虑“原地变形”（In-place Transform）或“Tile-based处理”来减少Buffer读写次数。

以下SVG图展示了稳像Pipeline中DDR带宽的流向与消耗分布：

3.5 指标权衡与优化策略

四个关键指标之间存在强耦合关系，优化时需进行系统级权衡：

帧率 vs. 延迟： 提高帧率会缩短每帧处理时间窗口，但可能增加Pipeline延迟（因为需要更大的Look-ahead窗口）。
负载 vs. 带宽： 将计算从GPU卸载到DSP可以降低GPU负载，但可能增加DDR带宽（因为DSP需要额外的数据搬运）。
延迟 vs. 稳像效果： 更长的Look-ahead延迟通常带来更好的稳像效果，但会牺牲实时性，不适合预览场景。

实践建议： 在Profiling阶段，先固定帧率目标（如60fps），然后测量Pipeline延迟和DDR带宽。若延迟超标，优先优化算法耗时；若带宽超标，优先优化Buffer复用。最后再调整CPU/GPU/DSP的负载分配，确保各单元不成为瓶颈。

通过系统化地监控这四个关键指标，开发者可以精准定位稳像Pipeline中的性能瓶颈，为后续的功耗优化和效果调优奠定数据基础。