3、中断控制器基础：中断控制器(Interrupt Controller)的概念、GIC(Generic Interrupt Controller)架构简介

3.1 中断控制器：CPU 的中断管家

在嵌入式系统中，外设（如网卡、定时器、GPIO）数量远多于 CPU 的中断引脚。中断控制器（Interrupt Controller）作为 CPU 与众多外设之间的桥梁，负责收集、仲裁、路由和分发中断信号，是系统响应实时事件的核心硬件单元。

3.2 GIC 架构演进与版本对比

GIC（Generic Interrupt Controller）是 ARM 架构的标准中断控制器规范，从 GICv1 发展到 GICv4，每一代都在虚拟化、多核亲和性、消息中断等方面持续增强。

3.3 GICv3 内部架构详解

GICv3 采用分布式架构，主要包含以下核心组件：

• Distributor (GICD)：全局中断分发器，负责中断优先级、使能、触发方式（边沿/电平）的全局配置。
• Redistributor (GICR)：每个 CPU 核心对应一个 Redistributor，管理 PPI（私有外设中断）和 SGI（软件生成中断），以及 LPI（本地外设中断）的配置。
• CPU Interface (ICC_*_ELn)：通过系统寄存器访问，每个 CPU 核心独立的中断接口，处理中断确认、完成、优先级掩码等。
• ITS (Interrupt Translation Service)：可选组件，负责将 MSI（消息信号中断）转换为 LPI，支持中断路由到指定 vCPU。

3.4 中断类型与触发方式

GIC 将中断分为三种类型，每种类型在设备树中的描述方式和触发行为不同：

中断触发方式在设备树中使用 #interrupt-cells 和 interrupts 属性描述，GICv3 通常使用 3 个 cell：

// GICv3 中断描述格式：<中断类型 中断号 触发方式>
// 中断类型: 0 = SPI, 1 = PPI
// 触发方式: 1 = 边沿触发, 4 = 电平触发

// SPI 中断示例 (UART, 中断号 37, 电平触发)
interrupts = <GIC_SPI 37 IRQ_TYPE_LEVEL_HIGH>;

// PPI 中断示例 (定时器, 中断号 13, 边沿触发)
interrupts = <GIC_PPI 13 IRQ_TYPE_EDGE_RISING>;

3.5 中断生命周期与状态机

一个中断从产生到处理完成，经历以下关键状态：

1. Inactive：无中断请求。
2. Pending：外设发出中断请求，等待 CPU 响应。
3. Active：CPU 已确认中断，正在执行 ISR（中断服务例程）。
4. Active and Pending：CPU 正在处理当前中断，同一中断源又有新中断到达。
5. Completed：CPU 写入 EOIR（End of Interrupt Register），中断处理结束。

3.6 设备树中 GIC 节点的标准写法

在设备树中，GIC 控制器本身作为一个节点存在，其他外设通过 interrupt-parent 属性引用该控制器。以下是 GICv3 的标准节点示例：

// GICv3 控制器节点
gic: interrupt-controller@38800000 {
    compatible = "arm,gic-v3";
    reg = <0x0 0x38800000 0x0 0x10000>,  // GICD 寄存器基址
          <0x0 0x38880000 0x0 0x200000>; // GICR 寄存器基址
    interrupt-controller;
    #interrupt-cells = <3>;
    #address-cells = <2>;
    #size-cells = <2>;
    interrupts = <GIC_PPI 9 IRQ_TYPE_LEVEL_HIGH>; // GIC 维护中断
};

// 外设节点引用 GIC
uart0: serial@38a00000 {
    compatible = "arm,pl011", "arm,primecell";
    reg = <0x0 0x38a00000 0x0 0x1000>;
    interrupts = <GIC_SPI 37 IRQ_TYPE_LEVEL_HIGH>;
    interrupt-parent = <&gic>;  // 显式指定中断控制器
    clock-names = "uartclk", "apb_pclk";
};

3.7 中断亲和性与中断负载均衡

在多核系统中，GICv3 支持将 SPI 中断路由到指定的 CPU 核心，实现中断负载均衡。设备树中通过 interrupt-affinity 属性或 GIC 的 interrupt-routing 配置实现：

// 将 UART 中断路由到 CPU0 和 CPU1
uart0: serial@38a00000 {
    interrupts = <GIC_SPI 37 IRQ_TYPE_LEVEL_HIGH>;
    interrupt-affinity = <&cpu0 &cpu1>;  // 中断亲和性
};

// 在 GIC 节点中配置中断路由表
gic: interrupt-controller@38800000 {
    interrupt-routing = <
        GIC_SPI 37 0x1  // SPI 37 路由到 CPU0 (bitmask 0x1)
        GIC_SPI 38 0x2  // SPI 38 路由到 CPU1 (bitmask 0x2)
    >;
};

3.8 本章小结