4. SA8155 显示时钟树：DPLL、VCO、PLL分频配置、MDP时钟源选择、时钟门控与动态频率调整

显示时钟树是 MDP 通路的“心跳”。SA8155 平台通过复杂的时钟分层结构，为显示子系统提供精确、低抖动的像素时钟与总线时钟。本章深入解析从 DPLL 到 MDP 核心的时钟生成、选择、门控与动态调整机制，帮助工程师在故障排查中快速定位时钟源异常。

4.1 显示时钟树总体架构

SA8155 显示时钟树采用“PLL 生成 → 分频 → 多路选择 → 门控 → 动态调频”的流水线架构。核心时钟源包括 DPLL0/1（Display PLL），为 MDP 和 DP 接口提供基础频率。

4.2 DPLL 与 VCO 配置

DPLL（Display Phase-Locked Loop）是显示时钟的源头。SA8155 集成两个独立 DPLL，每个 DPLL 内部包含 VCO（压控振荡器），通过反馈分频实现频率合成。

4.2.1 DPLL 核心参数

4.2.2 VCO 频率计算示例

假设参考时钟为 19.2 MHz，反馈分频 M = 120，前分频 N = 1，后分频 D = 4：

Fvco = RefClk / N × M
     = 19.2 MHz / 1 × 120
     = 2304 MHz (2.304 GHz)

Fout = Fvco / D
     = 2304 MHz / 4
     = 576 MHz (像素时钟)

4.3 PLL 分频链配置

VCO 输出后，经过 PLL 分频链生成多种显示相关时钟。分频链通常包含多个可编程分频器，用于产生不同频率的时钟域。

4.4 MDP 时钟源选择

MDP 内部多个时钟域需要从不同 PLL 输出中选择时钟源。时钟源选择通过 MUX（多路选择器）实现，每个 MDP 模块（如图层混合器、显示控制器、DP 接口）都有独立的时钟源选择寄存器。

4.4.1 时钟源选择表

4.4.2 时钟源选择流程

1. 确定显示模式： 根据分辨率、刷新率、色深计算所需像素时钟频率。
2. 选择 DPLL： 根据频率范围选择 DPLL0 或 DPLL1，配置 VCO 和分频比。
3. 配置 MUX： 写入对应模块的时钟源选择寄存器，确保 MUX 指向正确的 PLL 输出。
4. 验证时钟输出： 读取时钟状态寄存器，确认时钟频率与预期一致。

4.5 时钟门控

时钟门控（Clock Gating）用于在 MDP 模块空闲时关闭时钟，降低动态功耗。SA8155 支持两级时钟门控：全局门控和模块级门控。

4.5.1 时钟门控类型

4.6 动态频率调整

动态频率调整（Dynamic Frequency Scaling, DFS）允许 MDP 根据负载实时调整时钟频率，在保证显示性能的同时降低功耗。SA8155 支持两种 DFS 模式：自动模式和手动模式。

4.6.1 DFS 工作模式

4.6.2 DFS 配置流程

// 1. 读取当前负载状态
uint32_t load = readl(MDP_DFS_LOAD_STATUS);
uint32_t frame_rate = readl(MDP_FRAME_RATE);

// 2. 计算目标频率
uint32_t target_freq = calculate_target_freq(load, frame_rate);

// 3. 写入目标频率（手动模式）
writel(target_freq, MDP_DFS_TARGET_FREQ);

// 4. 等待频率调整完成
while (!(readl(MDP_DFS_STATUS) & DFS_DONE)) {
    udelay(10);
}

// 5. 验证新频率
uint32_t actual_freq = readl(MDP_CLK_MONITOR);
if (actual_freq != target_freq) {
    // 频率调整失败，触发降级策略
    handle_dfs_failure();
}

4.7 时钟故障排查清单

在显示时序故障排查中，时钟树问题是最常见的原因之一。以下清单帮助工程师系统化排查时钟相关故障：