3. 显示时钟与时序：DPU时钟树、Pixel Clock、Line Clock、Frame Clock、VBlank/HSync时序

在高通SA8155平台的显示链路中，时钟是驱动像素数据从DPU流向物理显示面板的“心跳”。理解DPU时钟树以及各类时钟与同步信号的生成关系，是进行HDR显示调试、帧率控制以及避免画面撕裂（Tearing）或卡顿（Jank）的基础。本章将深入剖析DPU内部的时钟分层架构，并详细解读VBlank与HSync等关键时序信号。

3.1 DPU时钟树架构

DPU的时钟树采用分层设计，从系统参考时钟出发，经过多级PLL（锁相环）和分频器，生成不同模块所需的时钟域。错误的时钟配置将直接导致显示无输出、花屏或时序违规。

3.2 核心时钟详解

在DPU时序中，有三个核心时钟概念需要严格区分：Pixel Clock、Line Clock 和 Frame Clock。它们共同决定了显示分辨率和刷新率。

3.3 VBlank与HSync时序信号

VBlank（垂直消隐）和HSync（水平同步）是显示时序中最重要的两个控制信号。它们不仅用于物理面板的行场扫描，更是GPU和DPU进行Buffer交换（Flip）、帧率控制（如Adaptive Sync）以及功耗管理的关键事件。

3.3.1 HSync（水平同步）

• 作用： 标识一行像素传输的结束和下一行的开始。
• 时序参数： H_Sync_Pulse（同步脉冲宽度）、H_Back_Porch（后肩）、H_Front_Porch（前肩）。
• 调试关注点： HSync极性（正/负）必须与面板规格书一致，否则会导致画面偏移或无法显示。

3.3.2 VBlank（垂直消隐）

• 作用： 标识一帧图像传输的结束和下一帧的开始。在此期间，DPU不会向面板发送有效像素数据。
• 关键事件： VBlank中断是驱动层进行Page Flip（页面翻转）的唯一安全窗口。如果在VBlank之外更新帧缓冲区，将导致画面撕裂（Tearing）。
• 时长计算： V_Blank_Time = (V_Total - V_Active) × Line_Time。

3.4 时序参数配置实战

在SA8155平台，时序参数通常在设备树（Device Tree）或通过DRM（Direct Rendering Manager）的 drm_display_mode 结构体进行配置。以下是一个典型的1080p@60Hz时序配置示例：

// 在 dtsi 文件中的 display-timing 节点
display-timings {
    native-mode = <&timing0>;
    timing0: timing0 {
        clock-frequency = <148500000>;  // Pixel Clock: 148.5 MHz
        hactive = <1920>;               // 水平有效像素
        vactive = <1080>;               // 垂直有效像素
        hfront-porch = <88>;            // 水平前肩
        hsync-len = <44>;               // 水平同步宽度
        hback-porch = <148>;            // 水平后肩
        vfront-porch = <4>;             // 垂直前肩
        vsync-len = <5>;                // 垂直同步宽度
        vback-porch = <36>;             // 垂直后肩
        hsync-active = <0>;             // HSync 极性 (0: 低电平有效)
        vsync-active = <0>;             // VSync 极性 (0: 低电平有效)
    };
};

3.5 时钟与时序的调试方法

当显示出现时序相关问题时，可以通过以下步骤进行定位：

1. 检查时钟源： 使用 cat /sys/kernel/debug/clk/measure 或 clk_summary 确认DPU PLL输出频率是否为目标值。
2. 验证模式参数： 通过 modetest 工具打印当前连接的显示模式，核对 hdisplay、vdisplay、vrefresh 等参数。
3. 监测VBlank中断： 查看 /proc/interrupts 中DPU的VBlank中断计数是否按预期频率递增。如果中断丢失，说明时序链路存在阻塞。
4. 使用示波器/逻辑分析仪： 在硬件调试阶段，直接测量HSync和VSync引脚的波形，确认脉冲宽度和极性是否符合配置。