PCIe驱动MSI中断适配与AER错误恢复开发 - 第1节
1.1 PCIe 总线架构与拓扑结构
PCI Express（PCIe）采用点对点串行互连架构，替代了传统 PCI 的共享并行总线。每个 PCIe 链路（Link）由一对或多对差分信号对（Lane）组成，实现全双工高速传输。
核心概念：PCIe 拓扑由 Root Complex（RC）、Switch、Endpoint（EP） 和 Bridge 构成，形成树形层次结构。
1.1.1 拓扑结构关键组件
| 组件 | 功能描述 | 典型位置 |
|---|---|---|
| Root Complex (RC) | 连接 CPU/内存与 PCIe 域，生成事务层包 | CPU 内部或芯片组 |
| Switch | 扩展端口数量，路由事务包，支持多 EP | 主板中间层 |
| Endpoint (EP) | 功能设备，如网卡、GPU、NVMe SSD | 外部插槽或板载 |
| PCIe-to-PCI Bridge | 桥接传统 PCI 设备到 PCIe 域 | 兼容性场景 |
驱动移植要点：在移植过程中，必须确认设备在拓扑中的位置（RC 直连 vs Switch 下游），这直接影响 MSI 中断路由和 AER 错误上报路径。
1.2 PCIe 配置空间与 Capability 结构
每个 PCIe 设备（RC、Switch、EP）都包含 4KB 配置空间（传统 PCI 仅 256 字节）。前 64 字节为配置头，后续为 Capability 链表。
1.2.1 配置空间布局
| 偏移 | 寄存器 | 位宽 | 说明 |
|---|---|---|---|
| 0x00 | Vendor ID | 16-bit | 厂商识别码（如 0x8086 为 Intel） |
| 0x02 | Device ID | 16-bit | 设备型号识别码 |
| 0x04 | Command | 16-bit | 控制 I/O、内存、总线主控等 |
| 0x06 | Status | 16-bit | 中断状态、Capability 链表存在位 |
| 0x08 | Revision ID | 8-bit | 版本修订号 |
| 0x09 | Class Code | 24-bit | 设备分类（基类/子类/接口） |
| 0x34 | Capabilities Pointer | 8-bit | 指向第一个 Capability 结构的偏移 |
| 0x3C | Interrupt Line | 8-bit | 传统中断线号（驱动兼容性） |
1.2.2 Capability 链表机制
PCIe 通过 Capability 链表扩展功能。每个 Capability 结构包含：
- Cap ID（1 字节）：标识能力类型（如 0x05 为 MSI，0x10 为 PCIe 扩展）
- Next Pointer（1 字节）：指向下一个 Capability 的偏移，0x00 表示链表结束
- Capability 特定数据：根据 Cap ID 定义不同布局
驱动移植常见陷阱：许多驱动硬编码 Capability 偏移，但不同厂商实现可能插入额外 Capability。必须通过链表遍历动态定位 MSI/MSI-X/AER 能力结构，否则移植后设备可能无法正确初始化中断或错误处理。
1.3 配置空间访问方法
1.3.1 传统 PCI 配置访问 (I/O 端口)
通过 0xCF8（配置地址端口）和 0xCFC（配置数据端口）访问前 256 字节。适用于 x86 平台，但无法访问 PCIe 扩展配置空间（256B-4KB）。
1.3.2 PCIe 增强配置访问 (MMIO)
将配置空间映射到内存地址空间，每个设备占用 4KB，通过 Bus:Device:Function (BDF) 计算基址：
// 计算 PCIe 配置空间 MMIO 地址
// 基地址: 0xE0000000 (典型 x86 映射)
// BDF: Bus=0x01, Device=0x00, Function=0x00
uint64_t mmio_base = 0xE0000000;
uint8_t bus = 0x01;
uint8_t dev = 0x00;
uint8_t func = 0x00;
uint16_t offset = 0x10; // 访问 Capabilities Pointer
uint64_t config_addr = mmio_base +
((uint64_t)bus << 20) |
((uint64_t)dev << 15) |
((uint64_t)func << 12) |
offset;
// 通过 MMIO 读取 32-bit 值
uint32_t value = *(volatile uint32_t *)config_addr;
移植适配：嵌入式平台（如 ARM64）通常使用
pci_generic_config_read 或平台特定 ecam_ops。移植时需确认 pci_ops 结构体中的 read/write 回调是否正确映射到 ECAM 地址空间。
1.4 关键 Capability 结构详解
1.4.1 MSI Capability (Cap ID=0x05)
| 偏移 | 寄存器 | 位宽 | 关键位域 |
|---|---|---|---|
| 0x00 | Message Control | 16-bit | MSI Enable (bit0), Multiple Message Capable (bits 3:1), 64-bit Address Capable (bit7) |
| 0x04 | Message Address | 32/64-bit | 中断消息写入地址（MSI 触发地址） |
| 0x08 | Message Data | 16-bit | 中断向量号（驱动配置） |
1.4.2 PCIe Capability (Cap ID=0x10)
提供设备类型、链路状态、错误报告等扩展信息。其中 Device Capabilities 2 寄存器包含 AER 支持位。
1.4.3 AER Extended Capability (Cap ID=0x0001)
| 偏移 | 寄存器 | 说明 |
|---|---|---|
| 0x04 | Uncorrectable Error Status | 记录不可纠正错误类型 |
| 0x08 | Uncorrectable Error Mask | 屏蔽特定不可纠正错误上报 |
| 0x0C | Uncorrectable Error Severity | 区分致命/非致命错误 |
| 0x10 | Correctable Error Status | 记录可纠正错误类型 |
| 0x14 | Correctable Error Mask | 屏蔽特定可纠正错误上报 |
| 0x18 | Advanced Error Capabilities | 支持功能指示 |
| 0x1C | Header Log | 错误发生时的 TLP 头日志 |
驱动移植关键：MSI 中断配置依赖 MSI Capability 的 Message Address/Data 寄存器；AER 错误处理依赖 AER Extended Capability 的 Error Status/Mask/Severity 寄存器。移植时必须确保 Capability 链表遍历正确，且寄存器偏移与硬件实现一致。
1.5 本章小结
- PCIe 采用树形拓扑，RC 为根，Switch 扩展，EP 为功能设备。
- 配置空间4KB，通过 Capability 链表扩展功能，驱动必须动态遍历。
- MSI Capability 和 AER Extended Capability 是中断和错误处理移植的核心。
- 配置空间访问优先使用 MMIO (ECAM) 方式，兼容传统 I/O 端口方法。