2. 寄存器访问基础：MMIO与PMIO的区别，寄存器地址空间映射，访问延迟的微观构成
2.1 MMIO 与 PMIO 的核心差异
设备寄存器访问是驱动与硬件交互的最基本操作。根据 CPU 访问设备寄存器的方式，主要分为两类：内存映射 I/O（MMIO）和端口映射 I/O（PMIO）。理解两者的区别是性能调优的第一步。
| 对比维度 | MMIO（Memory-Mapped I/O） | PMIO（Port-Mapped I/O） |
|---|---|---|
| 地址空间 | 共享系统内存地址空间（如 0xF0000000） | 独立的 I/O 地址空间（如 0x3F0） |
| 访问指令 | 普通内存指令（MOV、LDR/STR） | 专用 I/O 指令（IN、OUT） |
| 缓存策略 | 通常标记为 Uncacheable (UC) 或 Write-Combining (WC) | 不可缓存，直接访问设备 |
| 访问粒度 | 支持字节、半字、字、双字访问 | 通常以字节或字为单位 |
| 性能特征 | 延迟相对较低，可利用写合并优化 | 延迟较高，每次访问需 CPU 仲裁 |
| 典型架构 | ARM、x86（PCIe 配置空间）、RISC-V | x86（传统 ISA 设备、嵌入式控制器） |
调优提示：在 x86 平台上，PMIO 的 IN/OUT 指令是序列化指令，会阻塞指令流水线，导致显著的性能惩罚。对于高性能驱动，应优先使用 MMIO 方式访问设备寄存器。
2.2 寄存器地址空间映射机制
无论是 MMIO 还是 PMIO，设备寄存器都需要通过某种映射机制暴露给 CPU。MMIO 的映射过程涉及系统总线和内存控制器。
MMIO 映射流程：
- 设备枚举：PCIe/ACPI 枚举设备，获取设备的 BAR（Base Address Register）信息。
- 物理地址分配：BIOS/内核为设备分配一段物理地址空间（如 0xF8000000 ~ 0xF80FFFFF）。
- 页表建立：内核建立虚拟地址到该物理地址的映射，并设置页表属性为 Uncacheable。
- 驱动访问：驱动通过 ioremap() 返回的虚拟地址指针直接读写寄存器。
2.3 访问延迟的微观构成
一次寄存器访问的延迟并非单一数值，而是由多个微观阶段叠加而成。理解这些阶段有助于定位性能瓶颈。
2.3.1 延迟分解模型
以一次 MMIO 读操作为例，延迟可以分解为以下五个阶段：
| 阶段 | 描述 | 典型延迟（x86, 3GHz） | 占比 |
|---|---|---|---|
| T1: 指令解码 | CPU 解码 MOV 指令，识别为内存访问 | ~1 ns | 1% |
| T2: 地址翻译 | TLB 查找虚拟地址到物理地址的映射 | ~2 ns | 2% |
| T3: 总线仲裁 | CPU 通过系统总线（如 DMI/PCIe）发起事务 | ~20 ns | 20% |
| T4: 设备响应 | 设备内部寄存器读取并返回数据 | ~50 ns | 50% |
| T5: 数据回传 | 数据沿原路径返回 CPU 寄存器 | ~27 ns | 27% |
性能陷阱：很多驱动开发者只关注 T4（设备响应时间），却忽略了 T3（总线仲裁）和 T5（数据回传）的累积效应。在 NUMA 或 PCIe 多级交换拓扑中，T3 和 T5 可能占总延迟的 60% 以上。
2.3.2 延迟对比：MMIO vs PMIO
通过 trace 工具（如 ftrace、perf）可以实际测量两种访问方式的延迟差异。
2.4 使用 trace 工具观察寄存器访问延迟
在实际调优中，我们使用 trace 工具捕获寄存器访问事件，并分析其延迟构成。以下是一个基于 ftrace 的示例：
# 启用 ftrace 的 MMIO 跟踪点
echo 1 > /sys/kernel/debug/tracing/events/rwmmio/enable
# 执行驱动测试（读取设备寄存器 1000 次）
./driver_test --read-reg 0xF8001000 --count 1000
# 查看跟踪结果
cat /sys/kernel/debug/tracing/trace | head -20
# 输出示例（简化）：
# <...>-12345 [001] .... 1234.567890: mmio_read: 0xF8001000 len=4 val=0xDEAD
# <...>-12345 [001] .... 1234.567920: mmio_read: 0xF8001000 len=4 val=0xBEEF
# <...>-12345 [001] .... 1234.567950: mmio_read: 0xF8001000 len=4 val=0xCAFE
# 每次访问间隔约 30ns，反映总线往返 + 设备响应时间
调优技巧：使用
perf stat -e rwmmio:mmio_read 可以统计 MMIO 读操作的次数和总耗时。如果发现单次访问延迟超过 1μs，应检查 PCIe 链路状态（Gen1/Gen2/Gen3）和 NUMA 节点距离。
2.5 寄存器访问的缓存策略与性能影响
MMIO 区域的缓存策略直接决定了访问延迟和一致性行为。常见的策略包括：
- Uncacheable (UC)：所有访问直接到达设备，严格保证顺序，但延迟最高。
- Write-Combining (WC)：允许 CPU 将多次写操作合并为一次总线事务，适合帧缓冲等写密集型场景，但读操作仍为 UC 行为。
- Uncacheable Speculative Write Combining (USWC)：在 WC 基础上允许推测性写入，进一步提升写性能。
| 缓存策略 | 读延迟 | 写延迟 | 顺序保证 | 典型用途 |
|---|---|---|---|---|
| UC | 高（~100ns） | 高（~100ns） | 严格 | 控制寄存器、状态寄存器 |
| WC | 高（~100ns） | 低（~30ns，合并后） | 弱（写可合并） | 帧缓冲、描述符环 |
| USWC | 高（~100ns） | 极低（~10ns） | 弱 | GPU 显存映射 |
调优决策：
- 对于频繁读取的状态寄存器，必须使用 UC 策略，避免读到过时数据。
- 对于只写或写为主的寄存器（如 doorbell、FIFO 数据端口），使用 WC 策略可显著降低写延迟。
- 在 x86 上，通过 MTRR（Memory Type Range Registers）或 PAT（Page Attribute Table）设置 MMIO 区域的缓存策略。
2.6 本章小结
寄存器访问是驱动性能的基石。MMIO 和 PMIO 在地址空间、访问指令和延迟特征上存在本质差异。MMIO 的延迟由指令解码、地址翻译、总线仲裁、设备响应和数据回传五个阶段构成，其中总线仲裁和设备响应是主要瓶颈。通过 trace 工具可以精确测量这些阶段的耗时，为后续的调优提供数据基础。下一章将深入介绍 trace 工具的具体使用方法。