3、硬件初始化基础：CPU架构（ARM/RISC-V）、内存控制器、时钟树与复位逻辑

硬件初始化是启动时序的物理基石。在u-boot与内核交接控制权之前，CPU核心、内存子系统、时钟网络与复位逻辑必须处于确定且可预测的状态。本章聚焦ARM与RISC-V两大架构的初始化共性，剖析内存控制器时序训练、时钟树拓扑构建以及复位释放序列，为后续的驱动模型与设备树解析建立硬件上下文。

3.1 CPU架构初始化：ARM与RISC-V的启动入口

CPU架构决定了复位后的第一条指令地址、异常向量表布局以及特权级切换机制。ARM Cortex-A系列与RISC-V RV64在启动入口上存在显著差异，但都遵循“从复位向量到初始化栈指针、再到跳转主函数”的通用范式。

特性	ARM (Cortex-A)	RISC-V (RV64)
复位向量地址	0x00000000 或 0xFFFF0000 (由VBAR决定)	0x80000000 (典型，由mtvec设置)
初始特权级	SVC模式 (Supervisor)	M模式 (Machine)
异常向量表	中断向量表基址寄存器(VBAR)	mtvec CSR (Machine Trap-Vector)
栈指针初始化	SP在复位后未定义，需显式设置	sp在复位后未定义，需显式设置
缓存/MMU状态	复位后默认关闭	复位后默认关闭

3.2 内存控制器初始化：时序训练与参数配置

内存控制器（DDR Controller）的初始化是启动时序中最耗时的硬件操作之一。u-boot在SPL阶段必须完成对DDR PHY的时序训练（Training），包括ZQ校准、读写平衡（Write Leveling）、DQS门控（DQS Gating）等步骤。错误的时序参数将导致系统在进入内核后随机崩溃。

3.2.1 DDR初始化关键步骤

1. 时钟使能：提供DDR参考时钟（如DDRCLK），等待PLL锁定。
2. 复位DDR颗粒：拉低CKE（Clock Enable）并保持至少200μs，再释放复位。
3. 模式寄存器配置（MRC）：设置突发长度、CAS延迟、驱动强度等参数。
4. ZQ校准：校准输出驱动阻抗（典型值240Ω）。
5. DQS训练：调整DQS与时钟的相位关系，确保数据眼图中心采样。
6. 写平衡：补偿DQS与CK之间的走线延迟差异。

训练阶段	典型耗时	失败后果
ZQ校准	512个时钟周期	信号完整性下降，数据错误
DQS门控	64次读操作	读数据无法对齐，系统挂死
写平衡	32次写操作	写数据偏移，内存损坏
读训练	128次读操作	数据眼图闭合，随机崩溃

3.3 时钟树与复位逻辑

时钟树（Clock Tree）为SoC内各模块提供精确的时钟源，复位逻辑则确保所有寄存器在启动时处于已知状态。u-boot在初始化阶段需要遍历时钟树，使能关键时钟（CPU、DDR、UART、Timer），并关闭非必要时钟以降低功耗。

3.3.1 时钟树拓扑结构

• 主振荡器（OSC）：提供基准时钟，典型频率24MHz或25MHz。
• PLL（锁相环）：倍频生成高频时钟，如CPU PLL、DDR PLL、PERI PLL。
• 分频器（Divider）：将PLL输出分频为各模块所需频率。
• 门控（Gate）：通过时钟门控寄存器使能/关闭模块时钟。

时钟域	典型频率	初始化优先级	依赖关系
CPU时钟	1.0~2.5 GHz	最高	OSC → CPU PLL → 分频器
DDR时钟	800~1600 MHz	高	OSC → DDR PLL → 分频器
总线时钟	200~400 MHz	中	OSC → PERI PLL → 分频器
UART时钟	24~48 MHz	低	OSC → 分频器（或直接来自OSC）

3.4 硬件初始化依赖关系总结

CPU架构、内存控制器、时钟树与复位逻辑之间存在严格的依赖链：复位逻辑必须先于时钟树使能，时钟树必须先于DDR初始化，DDR初始化必须先于栈指针迁移到内存。u-boot的SPL阶段正是按照这一依赖关系逐级推进，确保每个硬件模块在依赖条件满足后才被操作。