1. RK3588 平台概述

RK3588 是瑞芯微推出的旗舰级 SoC,采用 8nm 制程工艺,集成了四核 Cortex-A76 与四核 Cortex-A55 大小核架构,主频最高可达 2.4 GHz。该芯片在显示与多媒体方面具备强大的处理能力,支持多路 4K 与 8K 显示输出,是高端平板、智能座舱、商业显示及工业 HMI 等场景的首选平台。

1.1 RK3588 芯片核心特性

特性类别具体规格
CPU4×Cortex-A76 (2.4 GHz) + 4×Cortex-A55 (1.8 GHz)
GPUArm Mali-G610 MP4,支持 OpenGL ES 3.2 / Vulkan 1.1
NPU6 TOPS 算力,支持 INT4/INT8/INT16 混合精度
显示输出2×HDMI 2.1 TX、2×DP 1.4、2×MIPI DSI、1×eDP 1.3
视频编解码8K@60fps H.265 解码 / 8K@30fps H.265 编码
内存LPDDR4/LPDDR4x/LPDDR5,最高 32 GB
存储eMMC 5.1、SD 3.0、SATA 3.0、PCIe 3.0
接口USB 3.1 Gen2、USB 2.0、千兆以太网、CAN-FD、I2S、SPI、UART
移植关注点: RK3588 的显示接口种类丰富,MIPI DSI 是驱动移植的核心目标之一。芯片内部集成了独立的 DSI 控制器,支持 D-PHY 1.2 协议,最高可驱动 4K@60fps 的 MIPI 屏幕。

1.2 显示子系统架构

RK3588 的显示子系统采用 VP (Video Processor) + VOP (Video Output Processor) + 显示接口 的分层架构。VP 负责图像合成与图层处理,VOP 负责时序生成与像素时钟管理,最终通过 MIPI DSI、HDMI、DP 等物理接口输出到显示设备。

RK3588 显示子系统架构图 VP (Video Processor) — 图像合成与图层管理 支持 8 个图层叠加、AFBC 压缩、HDR 转换、色彩管理 VOP (Video Output Processor) — 时序生成与像素时钟 支持 4K@60fps 输出、多路 VOP 并行、像素时钟可编程 显示接口控制器 MIPI DSI HDMI 2.1 DP 1.4 eDP 1.3
驱动移植关键路径: 显示驱动移植主要涉及 VOP 到 MIPI DSI 的数据通路配置,包括 VOP 的时序参数、DSI 控制器的 DPI 接口配置、D-PHY 速率设定以及 LCD 屏的初始化序列。

1.3 MIPI DSI 接口规格

RK3588 集成了 2 个 MIPI DSI 控制器,每个控制器符合 MIPI DSI 1.3.1 规范,物理层采用 D-PHY 1.2。DSI 控制器支持 视频模式 (Video Mode) 和 命令模式 (Command Mode),在显示驱动移植中通常使用视频模式进行实时刷新。

参数项规格值
控制器数量2 路独立 DSI
协议版本MIPI DSI 1.3.1
物理层D-PHY 1.2
最大通道数4 Lane 每路
单 Lane 速率最高 2.5 Gbps
总带宽4 Lane × 2.5 Gbps = 10 Gbps
最大分辨率4K@60fps (3840×2160)
视频模式Burst Mode / Non-Burst Mode with Sync Events / Non-Burst Mode with Sync Pulses
命令模式支持,通常用于低功耗或局部刷新
像素格式RGB565 / RGB666 / RGB888
速率匹配提示: 实际移植时,DSI 的 Lane 速率需要根据屏幕分辨率、刷新率、像素格式以及通道数进行计算。例如 1080p@60fps RGB888 4 Lane 场景下,Lane 速率约为 445 Mbps,远低于 2.5 Gbps 上限,但 4K@60fps 则需要约 1.6 Gbps 每 Lane,需确保 PCB 走线质量满足高速信号要求。

1.4 DSI 数据通路与时钟域

从 VOP 到 MIPI DSI 的数据流经过以下关键模块:

  1. VOP 输出 DPI 信号:包含像素时钟 (pclk)、行同步 (hsync)、场同步 (vsync)、数据使能 (de) 以及 24/30 位像素数据。
  2. DSI 控制器 DPI 接口:接收 VOP 的并行 DPI 信号,将其打包为 MIPI DSI 协议包。
  3. DSI 控制器 PHY 接口:将协议包转换为串行数据,通过 D-PHY 发送到屏幕。
  4. D-PHY 物理层:负责高速差分信号的发送与接收,包含时钟 Lane 与数据 Lane。
MIPI DSI 数据通路与时钟域 VOP pclk / hsync / vsync / de DPI 并行 DSI DPI 接口 协议打包 串行化 DSI PHY D-PHY 1.2 差分 MIPI 屏幕 4 Lane 接收 时钟域说明 • VOP 像素时钟 (pclk):由 CRU 模块根据屏幕分辨率与刷新率配置,典型值 148.5 MHz (1080p@60fps) • DSI 控制器时钟:由 CRU 提供,通常为 pclk 的整数倍,用于协议打包与串行化 • D-PHY 高速时钟:由 PHY PLL 产生,频率为 Lane 速率的一半,例如 1 Gbps Lane 速率对应 500 MHz 时钟

1.5 驱动移植前的硬件确认清单

在开始软件移植之前,必须确认以下硬件参数,这些参数将直接写入设备树与驱动代码中:

  • 屏幕分辨率与刷新率:决定 VOP 的时序参数与 DSI 的 Lane 速率。
  • MIPI 通道数:1/2/4 Lane,影响带宽计算与 PCB 走线检查。
  • 像素格式:RGB565 / RGB666 / RGB888,影响 DPI 接口数据位宽。
  • 视频模式类型:Burst Mode / Non-Burst Mode,影响同步信号行为。
  • 初始化序列:屏幕上电后需要通过 DSI 命令模式发送的寄存器配置。
  • 复位与背光 GPIO:控制屏幕电源与背光的硬件引脚。
建议: 在拿到屏幕规格书后,首先整理一份硬件参数表,与硬件工程师确认 PCB 走线长度匹配、阻抗控制 (100Ω 差分) 以及电源纹波是否满足 D-PHY 要求。硬件问题在驱动移植阶段排查成本极高。