4. 显示时序与分辨率配置：VESA/CEA标准时序、像素时钟计算、H/V同步参数、RK3588时序寄存器配置

显示时序是驱动面板正确显示图像的底层协议。RK3588 的 VOP（Video Output Processor）通过配置一组精确的时序寄存器，生成符合 VESA 或 CEA 标准的同步信号与数据使能信号。本章将深入解析时序参数的计算方法、标准规范以及 RK3588 的寄存器映射关系。

4.1 VESA/CEA 标准时序概览

VESA（Video Electronics Standards Association）和 CEA（Consumer Electronics Association）定义了主流分辨率的时序规范。下表对比了两种标准在典型分辨率下的关键差异：

4.2 像素时钟计算

像素时钟（Pixel Clock）是显示时序的基准频率，决定了每秒钟传输的像素数量。其计算公式为：

Pixel_Clock = (H_Total) × (V_Total) × Refresh_Rate

其中：

• H_Total = H_Active + H_Front_Porch + H_Sync_Width + H_Back_Porch
• V_Total = V_Active + V_Front_Porch + V_Sync_Width + V_Back_Porch

以 1920x1080 @ 60Hz 的 CEA 标准为例：

H_Total = 1920 + 88 + 44 + 148 = 2200
V_Total = 1080 + 4 + 5 + 36 = 1125
Pixel_Clock = 2200 × 1125 × 60 = 148,500,000 Hz = 148.5 MHz

4.3 H/V 同步参数详解

水平同步（HSYNC）和垂直同步（VSYNC）参数定义了同步信号的极性、脉宽和位置。下图展示了单行扫描的时序结构：

垂直时序与水平时序结构类似，只是将像素单位替换为行数。关键参数包括：

• 同步极性（Polarity）： 决定同步信号的有效电平（高电平有效或低电平有效）。VESA 通常使用负极性（低电平有效），CEA 通常使用正极性（高电平有效）。
• 同步脉宽（Sync Width）： 同步信号保持有效电平的持续时间。过窄可能导致同步不稳定，过宽会压缩有效数据时间。
• 前后肩（Front/Back Porch）： 提供数据准备与同步隔离时间。某些面板对后肩有最小要求，配置不足会导致图像顶部偏移。

4.4 RK3588 时序寄存器配置

RK3588 的 VOP2 模块通过一组时序寄存器控制显示输出。这些寄存器位于 VOP2 的 dsp（Display Signal Processor）子模块中。核心寄存器列表如下：

以下是一个在 RK3588 Linux 内核中配置 1920x1080 @ 60Hz 时序的示例代码片段：

// 定义时序参数
struct drm_display_mode mode = {
    .clock = 148500,          // 像素时钟，单位 KHz
    .hdisplay = 1920,         // 水平有效像素
    .hsync_start = 2008,      // hdisplay + HFP
    .hsync_end = 2052,        // hsync_start + HSW
    .htotal = 2200,           // 水平总像素
    .vdisplay = 1080,         // 垂直有效行
    .vsync_start = 1084,      // vdisplay + VFP
    .vsync_end = 1089,        // vsync_start + VSW
    .vtotal = 1125,           // 垂直总行
    .flags = DRM_MODE_FLAG_PHSYNC | DRM_MODE_FLAG_PVSYNC, // 正极性
};

// 写入 VOP2 寄存器（简化示例）
vop2_writel(vop2, DSP_HTOTAL_HS_END,
            (mode.htotal << 16) | (mode.hsync_end & 0xFFF));
vop2_writel(vop2, DSP_HACT_ST_END,
            (mode.hsync_start << 16) | (mode.hdisplay & 0xFFF));
vop2_writel(vop2, DSP_VTOTAL_VS_END,
            (mode.vtotal << 16) | (mode.vsync_end & 0xFFF));
vop2_writel(vop2, DSP_VACT_ST_END,
            (mode.vsync_start << 16) | (mode.vdisplay & 0xFFF));
vop2_writel(vop2, DSP_HVSYNC_POL, 0x03); // 双正极性

4.5 时序配置验证与调试

配置完成后，可通过以下方法验证时序是否正确：

• 示波器测量： 直接测量 HSYNC/VSYNC 信号的频率与脉宽，与计算值对比。
• 内核调试节点： 读取 /sys/kernel/debug/dri/0/vop2/timing 查看当前寄存器值。
• EDID 解析： 使用 edid-decode 工具解析显示器 EDID，获取标准时序。