2. 中断控制器：8259A PIC、APIC、I/O APIC、MSI/MSI-X 中断机制

中断控制器是 CPU 与外部设备之间的中断信号路由与仲裁中枢。从早期的 8259A 可编程中断控制器到现代的多核 APIC 体系，中断控制器的演进直接决定了系统的中断处理能力、负载均衡效率以及虚拟化支持程度。本节将逐一剖析四种核心中断控制架构的工作原理与适用场景。

2.1 8259A 可编程中断控制器 (PIC)

8259A 是 Intel 为 8086/8088 系统设计的经典中断控制器，在单核时代占据统治地位。其核心特性如下：

2.2 APIC (高级可编程中断控制器)

APIC 是 Intel 为 SMP（对称多处理）系统设计的中断架构，包含两个组件：本地 APIC (LAPIC) 和 I/O APIC。APIC 彻底解决了 8259A 在 SMP 环境中的局限性。

2.2.1 本地 APIC (LAPIC)

• 位置： 集成在 CPU 核心内部，每个 CPU 核心拥有独立的 LAPIC。
• 功能： 接收来自 I/O APIC 的中断消息、处理器间中断 (IPI)、定时器中断、性能监控中断等。
• 中断交付模式： 支持固定模式、最低优先级模式、SMI、NMI、INIT、ExtINT 等。
• 寄存器映射： 通过内存映射 I/O (MMIO) 访问，基地址通常为 0xFEE00000。

2.2.2 I/O APIC

I/O APIC 是连接外部设备中断请求与 LAPIC 的桥梁。现代 x86 系统通常包含一个或多个 I/O APIC，每个 I/O APIC 提供 24 个中断输入引脚。

每个 IOREDTBL 表项包含以下关键字段：

• 中断向量号 (Vector)： 8 位，指定中断服务例程的入口。
• 交付模式 (Delivery Mode)： 固定、最低优先级、SMI、NMI 等。
• 目标 CPU (Destination)： 通过目标模式（物理/逻辑）指定接收中断的 LAPIC。
• 中断屏蔽 (Mask)： 1 位，置位时屏蔽该中断输入。
• 触发模式 (Trigger Mode)： 边沿触发或电平触发。

2.3 MSI / MSI-X (消息信号中断)

MSI (Message Signaled Interrupts) 和 MSI-X 是 PCI Express 规范定义的中断机制，允许设备通过向特定内存地址写入预定义数据来触发中断，完全绕过 I/O APIC 的引脚中断路径。

2.3.1 MSI 工作原理

• 触发方式： 设备向 0xFEE00000 + (vector << 4) 地址执行一次 32 位写操作。
• 数据格式： 写入的数据包含中断向量号、交付模式、目标 CPU 等信息。
• 限制： 每个设备功能最多支持 32 个 MSI 中断向量（5 位编码）。

2.3.2 MSI-X 增强特性

2.3.3 MSI/MSI-X 中断投递流程

1. 设备初始化： 驱动程序通过 PCI 配置空间分配 MSI/MSI-X 向量，设置 Message Address 和 Message Data。
2. 中断触发： 设备通过 DMA 将 Message Data 写入 Message Address 指定的 MMIO 地址。
3. LAPIC 接收： 目标 CPU 的 LAPIC 检测到写入操作，解析中断向量号，触发 CPU 中断。
4. 中断处理： CPU 执行中断服务例程 (ISR)，完成后向 LAPIC 发送 EOI (End of Interrupt)。

2.4 四种中断控制器对比总结