3. 时钟树概览：树莓派DSI时钟源（PLLD、PLLH）、时钟分频与门控机制

在MIPI-DSI调试中，时钟异常是最常见且最难定位的问题之一。要准确排查时钟故障，首先必须理解树莓派SoC（BCM2835/2836/2837/2711）中与DSI相关的完整时钟树。本章从时钟源、分频链路到门控单元，逐级拆解DSI时钟的生成与分发路径。

3.1 DSI时钟树整体架构

树莓派DSI接口的时钟由两条独立链路构成：字节时钟（Byte Clock） 和 像素时钟（Pixel Clock）。前者用于DSI PHY的高速串行传输，后者用于DPI（Display Parallel Interface）并行数据搬运。两条链路最终汇聚到DSI控制器，但时钟源和分频路径完全不同。

3.2 时钟源：PLLD 与 PLLH

树莓派DSI时钟源主要来自两个PLL：

3.3 时钟分频机制

从PLL输出的高频时钟不能直接用于DSI控制器，必须经过两级分频：

1. 第一级：整数分频器（CM_DSI0PLLDIV / CM_DSI0PLLHDIV）
   位于时钟管理单元（CM）内部，将PLL输出频率除以一个整数因子（1~4095）。
   例如：PLLD=500 MHz，分频系数=5 → 输出100 MHz。
2. 第二级：DSI内部分频（DSI_CTRL寄存器）
   DSI控制器内部还有一组分频器，用于生成字节时钟（Byte Clock）和像素时钟（Pixel Clock）之间的比例关系。
   典型配置：字节时钟 = 像素时钟 × 4（对应4-lane DSI）。

分频系数通过以下寄存器配置：

// BCM2835 时钟管理寄存器（基址 0x3F101000）
#define CM_DSI0PLLDIV   (0x0A0)  // PLLD分频寄存器
#define CM_DSI0PLLHDIV  (0x0A4)  // PLLH分频寄存器
#define CM_DSI0PLLCDIV  (0x0A8)  // PLLC分频寄存器

// 分频寄存器格式（32位）
// [31:24] 保留
// [23:12] DIVI - 整数分频部分
// [11:0]  DIVF - 小数分频部分（仅部分PLL支持）

// 示例：设置PLLD分频系数为5
uint32_t div_val = 5 & 0xFFF;  // 仅使用整数部分
*(volatile uint32_t *)(CM_BASE + CM_DSI0PLLDIV) = div_val;

3.4 时钟门控机制

时钟门控（Clock Gating）用于在DSI未激活时关闭时钟以节省功耗。树莓派DSI涉及三个门控时钟：

门控使能通过 CM_DSI0CTRL 寄存器控制：

// CM_DSI0CTRL 寄存器（偏移 0x0AC）
// [31:12] 保留
// [11]    PIXEL_CLK_EN - 像素时钟门控使能
// [10]    BYTE_CLK_EN  - 字节时钟门控使能
// [9]     ESC_CLK_EN   - 逃逸时钟门控使能
// [8]     CLK_EN       - 总时钟门控使能
// [7:0]  保留

// 使能所有DSI时钟门控
#define DSI0_CLK_GATE_ALL  (0x0F00)  // 位11:8全部置1
*(volatile uint32_t *)(CM_BASE + CM_DSI0CTRL) |= DSI0_CLK_GATE_ALL;

3.5 时钟树调试实战要点

在实际调试中，时钟异常通常表现为以下模式：

• PLL未锁定： 检查电源纹波、PLL配置寄存器（如PLLD_CTRL）是否被意外修改。常见于热插拔或电压波动场景。
• 分频系数错误： 驱动初始化时未正确计算分频值，导致字节时钟与像素时钟比例失调。例如，4-lane DSI要求字节时钟 = 像素时钟 × 4，若误设为×2，则数据吞吐量减半。
• 门控未使能： 某些内核版本在休眠/唤醒后未重新使能时钟门控，导致DSI控制器无时钟输入。检查 CM_DSI0CTRL 寄存器在唤醒后的值。

3.6 时钟树寄存器映射总结

下表汇总了DSI时钟树涉及的关键寄存器及其偏移地址（以BCM2835为例，基址0x3F101000）：