3. MIPI DSI主机控制器驱动：硬件框图、寄存器映射与时钟复位控制

MIPI DSI主机控制器（Host Controller）是SoC内部负责将系统总线上的显示数据打包成MIPI DSI协议数据包，并通过D-PHY物理层发送至显示面板的关键IP核。本章深入分析其硬件架构、寄存器编程模型以及时钟与复位控制逻辑，为后续驱动开发与调试奠定基础。

3.1 DSI主机控制器硬件框图

典型的DSI主机控制器内部包含以下核心模块：

• APB/AXI总线接口：用于CPU访问控制寄存器与命令FIFO。
• 命令模式引擎：处理DCS长包/短包命令，支持LP（低功耗）模式传输。
• 视频模式引擎：从帧缓冲或显示控制器接收像素流，按VSA/VBP/HBP/HFP等时序参数打包成视频数据包。
• 数据包打包器：将像素或命令数据封装为DSI数据包（含ECC/CRC校验）。
• D-PHY接口层：管理高速时钟（HS Clock）与数据通道（Data Lane）的使能、同步与错误检测。
• 中断控制器：上报传输完成、FIFO空/满、超时、ECC错误等事件。

3.2 寄存器映射与关键寄存器详解

DSI主机控制器的寄存器空间通常映射在SoC的APB或AXI地址段内，基地址由芯片手册定义。以下为通用寄存器映射表（以某主流SoC为例）：

3.3 时钟控制

DSI主机控制器需要多个时钟域协同工作：

• PCLK / AXI时钟：用于寄存器访问与FIFO操作，通常来自SoC总线时钟域。
• PIXEL_CLK：像素时钟，由显示控制器或时钟生成单元提供，频率 = 分辨率 × 刷新率 × 每像素位数 / 通道数。
• DSI_HS_CLK：高速串行时钟，由PLL倍频产生，频率 = 像素时钟 × 每像素位数 / (2 × 通道数)。
• DSI_LP_CLK：低功耗时钟，用于LP模式下的命令传输，通常为1~10 MHz。

时钟配置流程如下：

1. 使能SoC侧时钟门控（CCU模块），确保PCLK与PIXEL_CLK稳定输出。
2. 配置PLL或时钟分频器，生成DSI_HS_CLK与DSI_LP_CLK。
3. 等待时钟稳定（通常通过轮询PLL锁定状态寄存器）。
4. 设置DSI_CLK_CTRL寄存器中的分频系数与门控使能位。

3.4 复位控制

DSI主机控制器通常包含两级复位：

复位控制代码示例（基于寄存器映射）：

/* 软复位DSI主机控制器 */
void dsi_soft_reset(void __iomem *base)
{
    unsigned int val;

    /* 读取控制寄存器，置位软复位位 */
    val = readl(base + DSI_CR);
    val |= DSI_CR_SOFT_RST;
    writel(val, base + DSI_CR);

    /* 等待复位完成（硬件自动清除复位位） */
    udelay(10);

    /* 确认复位位已清除 */
    val = readl(base + DSI_CR);
    if (val & DSI_CR_SOFT_RST)
        dev_err(dev, "DSI soft reset timeout\n");
}

/* 时钟使能配置 */
void dsi_clock_config(void __iomem *base, unsigned int hs_div, unsigned int lp_div)
{
    unsigned int clk_cfg = 0;

    /* 设置HS时钟分频与LP时钟分频 */
    clk_cfg |= (hs_div & 0xFF) << DSI_CLK_HS_DIV_SHIFT;
    clk_cfg |= (lp_div & 0xFF) << DSI_CLK_LP_DIV_SHIFT;
    /* 使能时钟门控 */
    clk_cfg |= DSI_CLK_GATE_EN;

    writel(clk_cfg, base + DSI_CLK_CTRL);
}

3.5 本章小结