2. 物理层基础（D-PHY）：D-PHY v1.2/v2.0/v2.5关键特性、差分信号对（Data Lane & Clock Lane）、LP与HS模式
MIPI D-PHY 是 CSI 与 DSI 接口的物理层标准，负责在摄像头传感器与应用处理器之间提供高速、低功耗的串行数据传输。本章深入剖析 D-PHY 的版本演进、差分信号架构以及低功耗（LP）与高速（HS）两种工作模式，为后续链路调试与信号完整性分析奠定基础。
2.1 D-PHY 版本演进与关键特性
D-PHY 标准自 2009 年发布以来，经历了多次迭代，每一代都在速率、功耗和功能上进行了优化。下表对比了 v1.2、v2.0 和 v2.5 三个主流版本的核心参数：
| 特性 | D-PHY v1.2 | D-PHY v2.0 | D-PHY v2.5 |
|---|---|---|---|
| 发布年份 | 2014 | 2017 | 2021 |
| 最大数据速率（每 Lane） | 2.5 Gbps | 4.5 Gbps | 4.5 Gbps |
| 最大 Lane 数 | 4 Data + 1 Clock | 4 Data + 1 Clock | 4 Data + 1 Clock |
| HS 模式电压摆幅 | 200 mV (差分) | 200 mV (差分) | 200 mV (差分) |
| LP 模式电压摆幅 | 1.2 V (单端) | 1.2 V (单端) | 1.2 V (单端) |
| HS 共模电压 | 200 mV | 200 mV | 200 mV |
| LP 到 HS 切换时间 | ≤ 100 ns | ≤ 50 ns | ≤ 30 ns |
| HS 到 LP 切换时间 | ≤ 100 ns | ≤ 50 ns | ≤ 30 ns |
| 新增特性 | — | HS 预加重、自适应均衡 | 增强型 ESD 保护、更低抖动 |
关键洞察： D-PHY v2.0 将单 Lane 速率提升至 4.5 Gbps，并引入预加重与自适应均衡，以补偿高频信号在 PCB 走线上的衰减。v2.5 进一步优化了切换时间与抖动性能，适用于更高分辨率的图像传感器（如 8K/30fps 及以上）。
2.2 差分信号对：Data Lane 与 Clock Lane
D-PHY 物理层由两种类型的差分信号对组成：Data Lane（数据通道）和 Clock Lane（时钟通道）。每个 Lane 由两根差分线（Dp/Dn 或 Clkp/Clkn）构成，通过差分信号传输数据或时钟。
2.2.1 差分信号原理
差分信号通过两根导线传输互为反相的电压信号，接收端通过比较两线电压差来恢复数据。这种架构具有以下优势：
- 抗共模噪声： 外部噪声同时耦合到两根线上，差分接收器可有效抑制共模干扰。
- 更低的 EMI： 差分对产生的电磁场相互抵消，减少对外辐射。
- 更高的信噪比： 在相同电压摆幅下，差分信号的信噪比优于单端信号。
2.2.2 Data Lane 与 Clock Lane 的职责
| Lane 类型 | 信号线 | 主要职责 | 工作模式 |
|---|---|---|---|
| Clock Lane | Clkp / Clkn | 提供 HS 模式下的差分时钟，用于数据采样；LP 模式下传输 LP 状态信号 | HS（差分时钟）/ LP（单端状态） |
| Data Lane 0 | Dp0 / Dn0 | 传输图像数据、帧同步、行同步及带内控制指令 | HS（差分数据）/ LP（单端状态） |
| Data Lane 1~3 | Dp1~3 / Dn1~3 | 扩展数据带宽，与 Lane 0 并行传输图像数据 | HS（差分数据）/ LP（单端状态） |
设计提示： 在 PCB 布局中，Clock Lane 的走线长度应严格匹配所有 Data Lane 的长度，通常要求误差在 ±5 mil 以内，以避免时钟与数据之间的相位偏移。
2.2.3 差分信号对的结构示意图
下图展示了一个典型的 D-PHY 差分信号对（以 Data Lane 为例）的物理连接与信号波形：
2.3 LP 模式与 HS 模式
D-PHY 支持两种截然不同的工作模式：低功耗模式（LP） 和 高速模式（HS）。这两种模式在电压摆幅、信号速率和功耗方面有显著差异，并通过特定的状态序列进行切换。
2.3.1 模式对比
| 特性 | LP 模式（低功耗） | HS 模式（高速） |
|---|---|---|
| 信号类型 | 单端信号（Dp 或 Dn 独立驱动） | 差分信号（Dp 与 Dn 互补驱动） |
| 电压摆幅 | 0 ~ 1.2 V | 200 mV（差分峰峰值） |
| 数据速率 | ≤ 10 Mbps | 80 Mbps ~ 4.5 Gbps |
| 功耗 | 极低（μW 级） | 较高（mW 级） |
| 用途 | 控制指令、总线状态、低功耗待机 | 图像数据、高速时钟传输 |
| 驱动方式 | 推挽式单端驱动 | 电流模式差分驱动 |
2.3.2 LP 模式状态定义
LP 模式下，Data Lane 和 Clock Lane 通过 Dp 和 Dn 线的电平组合定义四种总线状态：
- LP-00： Dp = 0, Dn = 0（高速模式关闭，总线空闲）
- LP-01： Dp = 0, Dn = 1（高速模式请求）
- LP-10： Dp = 1, Dn = 0（高速模式退出）
- LP-11： Dp = 1, Dn = 1（控制模式，用于 Escape 模式或 Turnaround）
2.3.3 HS 模式数据传输
HS 模式下，数据以差分信号形式连续传输，时钟 Lane 提供稳定的差分时钟。HS 传输的启动与结束由 LP 状态序列控制：
- HS 进入序列： LP-11 → LP-01 → LP-00 → HS 差分数据开始
- HS 退出序列： HS 差分数据结束 → LP-00 → LP-10 → LP-11
调试注意： 在示波器上观察 D-PHY 信号时，LP 模式表现为 0~1.2V 的单端方波，而 HS 模式表现为 200mV 的差分小信号。如果 HS 信号幅度低于 150mV 或共模电压偏离 200mV，通常表明链路存在信号完整性问题，如阻抗不匹配或过长的走线。
2.3.4 LP 与 HS 模式切换时序图
下图展示了 D-PHY Data Lane 从 LP 模式切换到 HS 模式，再回到 LP 模式的完整时序：
2.4 本章小结
- D-PHY v1.2/v2.0/v2.5 在速率、切换时间和信号完整性特性上逐步演进，v2.5 是当前高端图像传感器的主流选择。
- 差分信号对（Data Lane 和 Clock Lane）是 D-PHY 的核心物理通道，提供抗噪声和低 EMI 的传输能力。
- LP 模式用于控制与低功耗状态，HS 模式用于高速数据传输，两者通过严格的状态序列切换。
- 理解 LP/HS 模式切换时序与差分信号特性，是进行 MIPI 链路调试和信号完整性分析的基础。