3. D-PHY Lane 结构详解

MIPI D-PHY 的 Lane（通道）是物理层的基本通信单元，每个 Lane 由一组差分信号对（Dp/Dn）构成，内部集成了高速发送器（HS-TX）、低功耗发送器（LP-TX）、高速接收器（HS-RX）、低功耗接收器（LP-RX）以及精密的端接电阻网络。理解 Lane 的内部组成与电气特性，是进行信号完整性调试的前提。

3.1 Lane 模块组成

一个完整的 D-PHY Lane 内部包含四个主要收发模块，它们协同工作以支持 HS 与 LP 两种模式的无缝切换。下图展示了 Lane 模块的典型架构：

3.2 各模块功能详解

3.3 Termination 电阻网络

端接（Termination）电阻网络是 D-PHY Lane 中保证信号完整性的关键组件。它在 HS 模式下提供阻抗匹配，抑制反射；在 LP 模式下则断开以降低功耗。

Termination 电阻网络的核心参数与配置要求：

• 差分端接电阻（Rterm）： 标准值为 100 Ω，跨接在 Dp 与 Dn 之间，匹配差分传输线阻抗。
• 共模电压（Vcm）生成： 端接电阻中心抽头连接至共模电压源，典型值为 200 mV（HS 模式下）。
• 使能控制： 仅在 HS 模式下使能，LP 模式下断开（高阻态），以节省功耗。
• 精度要求： 端接电阻精度需在 ±5% 以内，否则会导致反射与信号劣化。

3.4 共模电压与摆幅控制

共模电压（Vcm）和差分摆幅（Vdiff）是 D-PHY HS 模式的两个核心电气参数，直接影响信号质量与功耗。

3.4.1 共模电压（Vcm）

共模电压定义为 Dp 与 Dn 信号的平均值：

Vcm = (VDp + VDn) / 2

在 HS 模式下，Vcm 的规范要求如下：

3.4.2 差分摆幅（Vdiff）

差分摆幅定义为 Dp 与 Dn 之间的电压差：

Vdiff = VDp - VDn

HS 模式下差分摆幅的规范：

3.4.3 摆幅控制机制

HS-TX 通过内部电流源与电阻网络控制差分摆幅。典型的控制方式包括：

• 电流源调节： 改变驱动器的尾电流（I_tail），电流越大，摆幅越大。典型电流范围为 2.8 mA ~ 5.4 mA。
• 阻抗校准： 通过校准电路（如 ZQ 校准）调整驱动器输出阻抗，使其稳定在 50 Ω（单端）。
• 预加重/去加重： 在高速率（> 2.5 Gbps）时，通过预加重补偿传输线的高频损耗。

3.5 Lane 状态切换序列

D-PHY Lane 在 LP 与 HS 模式之间的切换遵循严格的状态机序列，以确保电气安全与信号完整性：

1. 初始状态： Lane 处于 LP-11（Dp=1.2V, Dn=1.2V），所有模块处于低功耗待机。
2. 准备进入 HS： LP-TX 驱动 LP-00（Dp=0V, Dn=0V），持续至少 T_LPX（50 ns）。
3. 桥接状态： LP-TX 驱动 LP-01（Dp=0V, Dn=1.2V），持续 T_HS-PREP（40 ns + 4*UI）。
4. HS 使能： HS-TX 使能，Termination 电阻网络接入，开始发送 HS 数据。
5. HS 结束： HS-TX 停止驱动，进入 HS-Trail 状态（T_HS-TRAIL 时间）。
6. 返回 LP： LP-TX 重新驱动 LP-11，Lane 回到低功耗待机。