2、硬件架构基础：骁龙ISP内部数据流路径与关键模块

在排查RAW图采集异常之前，必须深刻理解骁龙平台ISP（图像信号处理器）的内部数据流路径。寄存器配置错误的本质，往往是开发者对数据在硬件模块间的传递顺序、格式约束或带宽限制理解不足，导致配置值与硬件预期不匹配。本章将拆解从MIPI CSI接收到DDR存储的完整链路，并逐一说明各模块的核心功能。

2.1 整体数据流路径概览

骁龙ISP的RAW图采集链路遵循严格的流水线顺序：MIPI CSI → IFE → LITE → DSP → DDR。任何中间环节的寄存器配置偏差，都会导致后续模块拿到错误的数据格式或时序，最终表现为RAW图花屏、偏色、黑帧或数据错位。

2.2 关键硬件模块功能说明

每个模块在RAW图采集链路中承担特定职责。下表总结了各模块的核心功能、输入输出格式及常见配置陷阱。

2.3 MIPI CSI 接收器：数据入口的物理层与协议层

MIPI CSI接收器是数据进入ISP的第一道关卡。它负责将传感器发送的差分串行信号转换为并行像素数据。配置错误通常发生在以下方面：

• Lane数配置： 传感器使用4-Lane，但CSI配置为2-Lane，导致数据吞吐量减半，帧率下降或数据丢失。
• 速率配置： 寄存器中的HS（高速）时钟频率与传感器实际发送速率不匹配，导致采样点偏移，出现比特错误。
• 虚拟通道（VC）： 多传感器场景下，VC ID配置错误会导致数据路由到错误的IFE通道。
• ECC/CRC校验： 未开启校验时，传输误码会直接进入后续模块，表现为RAW图中的随机噪点或条纹。

2.4 IFE：图像前端处理与格式转换

IFE是RAW图进入ISP后的第一个处理单元。它负责将CSI输出的原始像素数据进行预处理，并转换为后续模块所需的格式。IFE的配置直接影响RAW图的数据完整性。

IFE内部包含多个子模块，按处理顺序排列如下：

1. 像素重排（Pixel Reorder）： 根据Bayer模式（RGGB/GRBG/BGGB/GBRG）重新排列像素顺序。配置错误会导致颜色通道错乱。
2. 黑电平校正（BLC）： 减去传感器暗电流偏移。BLC寄存器值错误会导致RAW图整体偏亮或偏暗。
3. 线性化（Linearization）： 对非线性传感器数据进行线性化处理。配置错误会导致高光或暗部细节丢失。
4. DPCM压缩/解压： 差分脉冲编码调制，用于降低数据带宽。IFE输出DPCM压缩数据时，LITE必须配置为DPCM解压模式，否则数据无法解析。
5. 裁剪与降采样： 定义输出ROI（感兴趣区域）。裁剪窗口坐标或尺寸配置错误会导致图像偏移或尺寸异常。

2.5 LITE：轻量处理与统计信息生成

LITE模块在骁龙ISP中承担“承上启下”的角色。它接收IFE处理后的数据，进行必要的轻量级图像处理，同时生成3A统计信息（自动曝光、自动白平衡、自动对焦）供算法使用。

LITE的配置错误通常表现为：

• 输入格式不匹配： IFE输出DPCM压缩数据，但LITE配置为直通RAW输入，导致LITE将压缩数据当作RAW解析，产生花屏。
• 统计窗口配置错误： 3A统计窗口的起始坐标或尺寸超出图像边界，导致统计信息无效，3A算法失效。
• 增益配置溢出： 数字增益寄存器值超过硬件支持范围，导致像素值饱和，RAW图出现白色块。

2.6 DSP：数字信号处理与数据写入DDR

DSP是数据进入DDR前的最后一个处理节点。它执行高级图像处理算法，并通过AXI总线将最终数据写入DDR。DSP的配置错误通常与内存访问相关：

• 缓冲区地址对齐： DSP要求输出缓冲区地址按64字节对齐。未对齐的地址会导致AXI传输错误，数据写入错误位置。
• Stride（行跨度）配置： Stride表示一行像素占用的字节数。如果Stride配置小于实际图像宽度，会导致每行数据覆盖下一行的起始位置，图像出现锯齿或错位。
• AXI总线优先级： 多模块同时访问DDR时，DSP的AXI优先级配置过低会导致带宽不足，帧率下降或数据丢失。

2.7 数据流路径的寄存器配置检查清单

在排查RAW图采集异常时，建议按以下顺序检查各模块的寄存器配置：