3. DSI链路拓扑结构：Point-to-Point与Multi-Drop、Clock Lane与Data Lane的物理连接
MIPI DSI 物理层（D-PHY）定义了两种基本的链路拓扑结构：Point-to-Point（点对点）和Multi-Drop（多点分支）。理解这两种拓扑的物理连接方式，以及 Clock Lane（时钟通道）与 Data Lane（数据通道）的布线规则，是进行初始化序列配置和时钟调试的前提。错误的拓扑连接会导致链路无法建立，甚至损坏 PHY 层硬件。
3.1 拓扑结构对比：Point-to-Point vs Multi-Drop
在嵌入式系统中，最常见的拓扑是 Point-to-Point，即一个主机（AP/SoC）连接一个从机（显示面板）。Multi-Drop 则允许一个主机连接多个从机，但需要从机支持且对信号完整性要求更高。
| 特性 | Point-to-Point（点对点） | Multi-Drop（多点分支） |
|---|---|---|
| 连接方式 | 主机 TX 直接连接从机 RX | 主机 TX 连接多个从机 RX（总线式） |
| 数据速率 | 支持最高速率（无分支反射） | 速率受限（分支导致信号反射） |
| 从机数量 | 1 个 | 2~3 个（通常不超过 3 个） |
| 地址/ID 需求 | 不需要 | 需要唯一 ID（通过 VSYNC/GPIO 或寄存器配置） |
| PCB 布线复杂度 | 低（点对点等长） | 高（需要分支 stub 控制） |
| 典型应用 | 手机、平板、车载单屏 | 双屏异显、仪表盘+中控 |
开发建议： 在驱动初始化阶段，必须通过读取面板的 ID 寄存器或检查硬件配置引脚，确认当前拓扑是 Point-to-Point 还是 Multi-Drop。对于 Multi-Drop，主机需要在 LP（低功耗）模式下发送带地址的指令，从机根据地址决定是否响应。
3.2 Clock Lane 与 Data Lane 的物理连接
D-PHY 采用 源同步时钟 架构。Clock Lane 提供差分时钟对（Dp/Dn），Data Lane 在时钟的上升沿和下降沿均采样数据（DDR，双倍数据速率）。物理连接必须严格遵循差分对布线规则。
3.2.1 连接结构图
下图展示了一个典型的 4-Data Lane + 1-Clock Lane 的 Point-to-Point 物理连接。主机侧为 D-PHY TX，从机侧为 D-PHY RX。
3.2.2 关键连接规则
- 差分阻抗控制： 单端阻抗 50Ω，差分阻抗 100Ω（±10%）。
- 等长布线： 同一 Lane 内的 Dp 与 Dn 长度差 ≤ 1mm；所有 Data Lane 与 Clock Lane 的总长度差 ≤ 5mm。
- 终端匹配： 在接收端（从机侧），Clock Lane 和 Data Lane 的差分对之间必须放置 100Ω 终端电阻（通常集成在从机 PHY 内部，但 PCB 需预留位置）。
- AC 耦合电容： 在高速模式（HS）下，主机 TX 与从机 RX 之间必须串联 AC 耦合电容（典型值 100nF ~ 200nF），用于隔离共模电压。
时钟调试要点： 在初始化序列之前，务必使用示波器测量 Clock Lane 的差分信号。HS 模式下，时钟频率应在标称值的 ±5% 以内；LP 模式下，时钟线应呈现 1.2V 共模电压。如果时钟信号存在毛刺或幅度不足，检查终端电阻和 AC 耦合电容是否焊接正确。
3.3 Multi-Drop 拓扑的特殊连接
在 Multi-Drop 拓扑中，所有从机共享同一组 Clock Lane 和 Data Lane。物理连接上，主机的 TX 线需要“分支”到多个从机。这种结构会引入 stub（短桩线），导致信号反射。
3.3.1 Multi-Drop 的驱动配置差异
- LP 模式必须用于指令传输： 在 Multi-Drop 中，主机必须使用 LP（低功耗）模式发送带地址的 DCS 指令，从机通过地址匹配决定是否响应。HS（高速）模式通常只用于广播数据（如同一图像发送给所有从机）。
- 从机 ID 分配： 驱动初始化时，需要通过硬件引脚（如 TE/GPIO）或软件寄存器为每个从机分配唯一 ID。分配过程必须在进入 HS 模式之前完成。
- 信号完整性风险： 分支 stub 会导致阻抗不连续，引起反射。在驱动调试时，如果发现数据错误或链路不稳定，应首先检查 stub 长度和终端匹配。
常见错误： 在 Multi-Drop 拓扑中，开发者容易忽略“从机地址冲突”。如果两个从机响应同一个地址，总线将发生竞争，导致 LP 模式下的指令无法被正确解析。务必在初始化序列中通过读取从机 ID 寄存器来验证地址唯一性。
3.4 物理连接检查清单
在编写初始化序列代码之前，建议硬件工程师和驱动工程师共同确认以下物理连接项：
| 检查项 | 要求 | 验证方法 |
|---|---|---|
| 差分阻抗 | 100Ω ±10% | TDR 时域反射计测量 |
| AC 耦合电容 | 100nF ~ 200nF，靠近 TX 端 | 目检 + 万用表电容档 |
| 终端电阻 | 100Ω，靠近 RX 端 | 万用表电阻档（断电测量） |
| Lane 等长 | 同 Lane 内 ≤ 1mm；Lane 间 ≤ 5mm | PCB 设计工具报告 |
| Multi-Drop stub | 长度 ≤ 20mm | PCB 设计工具测量 |
| 共模电压 | LP 模式 1.2V；HS 模式 200mV | 示波器差分探头测量 |
完成物理连接验证后，即可进入下一阶段的初始化序列配置。错误的拓扑理解会导致初始化序列中的时序参数（如 HS 准备时间、LP 退出时间）配置错误，因此本章内容是整个驱动开发的基础。