4. LCD 控制器（TFT Controller）：内部架构、DMA 引擎、FIFO 缓冲、时序发生器工作原理

LCD 控制器（TFT Controller）是嵌入式系统中连接处理器与 LCD 面板的核心硬件模块。它负责从系统内存（通常是 Framebuffer）中取出像素数据，按照 LCD 面板要求的时序格式，将数据逐像素、逐行、逐帧地发送到显示接口。本章深入剖析其内部架构、DMA 引擎、FIFO 缓冲以及时序发生器的工作原理。

4.1 内部架构总览

一个典型的 TFT LCD 控制器内部由以下几个关键模块组成：

  • 系统总线接口：与 CPU 或系统总线（如 AHB、AXI）连接，用于配置控制寄存器以及启动 DMA 传输。
  • DMA 引擎：负责从系统内存（Framebuffer）中批量搬运像素数据，无需 CPU 逐像素干预。
  • FIFO 缓冲：作为数据暂存区，平滑 DMA 突发传输与像素时钟输出之间的速率差异。
  • 时序发生器：生成 VSYNC、HSYNC、VCLK、DEN 等控制信号，严格匹配 LCD 面板的数据手册要求。
  • 数据格式化器：将内存中的像素格式（如 RGB565、RGB888）转换为 LCD 接口所需的并行或串行数据格式。
  • Gamma 校正/LUT（可选）：对像素数据进行颜色映射或亮度校正。
LCD 控制器内部架构图 LCD 控制器内部架构 系统总线接口 配置寄存器 DMA 引擎 FIFO 缓冲 时序发生器 数据格式化器 LCD 接口 说明：DMA 引擎从系统内存搬运数据到 FIFO， 时序发生器控制数据格式化器按行/帧输出。
设计要点： 大多数 SoC 的 LCD 控制器支持多个 Framebuffer 地址（双缓冲或环形缓冲），通过 DMA 链表实现无缝切换，避免画面撕裂（Tearing）。

4.2 DMA 引擎：高效数据搬运

DMA（Direct Memory Access）引擎是 LCD 控制器的“数据搬运工”。它无需 CPU 介入，直接从系统内存读取像素数据，极大降低了 CPU 负载。

4.2.1 工作原理

  1. 配置阶段：CPU 设置 DMA 源地址（Framebuffer 基址）、目的地址（FIFO 入口）、传输宽度（32 位/64 位）、突发长度（Burst Length）以及总传输字节数。
  2. 触发传输：当 FIFO 空余空间达到阈值（如半空），DMA 引擎自动发起一次突发传输。
  3. 地址递增：DMA 自动递增源地址，连续读取下一批像素数据，直到一帧传输完成。
  4. 中断通知：传输完成或发生错误时，DMA 向 CPU 发送中断。

4.2.2 关键参数对比

参数 说明 典型值
突发长度 一次总线事务中连续传输的数据单元数 4、8、16（32 位单元）
传输宽度 每次总线访问的位宽 32 位、64 位
FIFO 阈值 触发 DMA 请求的 FIFO 空余深度 1/4、1/2、3/4
地址递增模式 线性递增、行跳跃（带 stride） 线性递增
常见陷阱： 突发长度设置过大可能导致总线占用时间过长，影响其他高速设备（如 USB、Ethernet）；设置过小则 DMA 效率低下，FIFO 可能因饥饿（Underflow）导致显示异常。

4.3 FIFO 缓冲：速率匹配与数据平滑

FIFO（First In First Out）缓冲是位于 DMA 引擎与数据格式化器之间的临时存储单元。它的核心作用是解决两个时钟域之间的速率差异：DMA 总线时钟（通常 100-200 MHz）与 LCD 像素时钟（通常 5-40 MHz）。

4.3.1 FIFO 深度与阈值

  • 深度：FIFO 容量，通常为 16、32、64 或 128 个 32 位字。深度越大，抗突发流量能力越强，但硬件成本增加。
  • 空标志：FIFO 中无数据时置位，此时 LCD 控制器应暂停输出，否则产生“欠载”（Underflow），导致显示花屏。
  • 满标志：FIFO 已满时置位，DMA 应暂停发送，否则数据丢失。
  • 阈值：可编程的水位线，当 FIFO 中数据量低于阈值时触发 DMA 请求。
FIFO 缓冲工作流程 FIFO 缓冲工作流程 DMA 写入 FIFO 存储 深度: 64 字 阈值: 16 字 像素读取 当 FIFO 数据量低于阈值（如 16 字）时，DMA 引擎自动发起突发传输填充 FIFO； 像素时钟持续从 FIFO 读取数据，直到 FIFO 空或一帧结束。

4.4 时序发生器：精确控制显示时序

时序发生器是 LCD 控制器的“节拍器”。它根据配置的时序参数，生成精确的同步信号和数据使能信号，确保像素数据在正确的时间被发送到 LCD 面板。

4.4.1 关键时序信号

信号 全称 功能
VSYNC 垂直同步 帧同步信号，标志一帧开始
HSYNC 水平同步 行同步信号，标志一行开始
VCLK 像素时钟 每个时钟沿传输一个像素数据
DEN 数据使能 有效期间像素数据有效

4.4.2 时序参数配置

LCD 面板的数据手册会提供详细的时序要求，通常包含以下参数（以行为例）：

  • HBP (Horizontal Back Porch)：行同步脉冲结束到有效数据开始之间的时钟数。
  • HFP (Horizontal Front Porch)：有效数据结束到下一个行同步脉冲开始之间的时钟数。
  • HSPW (Horizontal Sync Pulse Width)：行同步脉冲宽度。
  • VBP、VFP、VSPW：垂直方向的对应参数。
计算公式： 像素时钟频率 = (行总数 × 帧总数 × 刷新率)。其中行总数 = HBP + HFP + HSPW + 水平有效像素数。
LCD 行时序图 LCD 行时序（Horizontal Timing） HSYNC HSPW HBP Back Porch DEN 有效像素数据（水平分辨率） HFP Front Porch 行起始 行结束 一行总时钟数 = HSPW + HBP + HACTIVE + HFP 典型值： HSPW=2, HBP=46 HACTIVE=800, HFP=210

4.5 数据格式化与输出

数据格式化器将 FIFO 中的原始像素数据转换为 LCD 面板所需的接口格式。常见的接口类型包括：

  • RGB 并行接口：使用 RGB666（18 位）或 RGB888（24 位）并行数据线，配合 VSYNC、HSYNC、VCLK、DEN。
  • CPU 接口（i80 系统）：类似 SRAM 接口，常用于小尺寸面板。
  • LVDS 接口：串行差分信号，用于高分辨率大屏。
  • MIPI DSI：高速串行接口，用于智能手机和平板。
调试技巧： 在驱动开发初期，可以先配置控制器输出纯色（如红色 0xFF0000）或彩条测试图案，验证时序和接口连接是否正确，再启用 DMA 传输实际 Framebuffer 数据。

4.6 总结

LCD 控制器通过 DMA 引擎高效搬运数据，FIFO 缓冲平滑速率差异，时序发生器精确控制显示节奏，数据格式化器适配面板接口。理解这四大模块的协同工作方式，是编写稳定、高效的 LCD 驱动的基础。在后续章节中，我们将基于这些原理，实际编写 Framebuffer 驱动代码。

← 上一章 📖 返回目录 下一章 →