嵌入式I2C外设驱动调试与数据传输性能调优 - 第1节
1.1 I²C 总线历史与演进
I²C（Inter-Integrated Circuit）总线由 Philips（现 NXP）半导体于 1982 年推出，最初用于电视、音频等消费电子设备中板级芯片间的短距离通信。其核心设计目标是：用最少的信号线（仅 SDA、SCL 两根）实现多主设备、多从设备的同步串行通信。
| 版本 | 推出年份 | 最大速率 | 关键特性 |
|---|---|---|---|
| Standard-mode (Sm) | 1982 | 100 kbit/s | 基础 7 位寻址，单主模式为主 |
| Fast-mode (Fm) | 1992 | 400 kbit/s | 兼容 Sm，增加快速模式器件 |
| Fast-mode Plus (Fm+) | 2007 | 1 Mbit/s | 更强的驱动能力，兼容 Fm |
| High-speed mode (Hs) | 2000 | 3.4 Mbit/s | 主设备需输出高电平电流源，从设备需开漏 |
| Ultra Fast-mode (UFm) | 2012 | 5 Mbit/s | 单向推挽传输，不再需要上拉电阻 |
嵌入式调试要点： 当前嵌入式 Linux 平台最常用的是 Standard (100 kHz) 和 Fast (400 kHz) 模式。Fm+ 和 Hs 模式对 PCB 布局、上拉电阻、从设备时序要求更严格，调试时需优先确认总线电容是否超标。
1.2 物理层特性：SDA 与 SCL 信号线
I²C 总线物理层由两根双向信号线构成：
- SDA（Serial Data Line）：串行数据线，用于传输地址、数据、应答位。
- SCL（Serial Clock Line）：串行时钟线，由主设备产生，同步数据传输。
两根线均为 开漏（Open-Drain） 结构，即器件只能将线拉低（输出低电平），不能主动拉高。高电平由外部上拉电阻提供。这种结构允许多个设备共享总线，通过线与（Wired-AND）机制避免总线冲突。
关键概念： 开漏输出 + 上拉电阻 = 多主多从仲裁的基础。任何设备检测到 SDA 被其他设备拉低时，会自动释放总线并退出仲裁。
1.3 电气特性与上拉电阻选择
1.3.1 电气参数速查
| 参数 | 符号 | Standard (100 kHz) | Fast (400 kHz) | Fm+ (1 MHz) |
|---|---|---|---|---|
| 输入低电平阈值 | VIL | 0.3 × VDD | 0.3 × VDD | 0.3 × VDD |
| 输入高电平阈值 | VIH | 0.7 × VDD | 0.7 × VDD | 0.7 × VDD |
| 输出低电平最大值 | VOL | 0.4 V (3 mA) | 0.4 V (3 mA) | 0.4 V (20 mA) |
| 总线电容最大值 | Cb | 400 pF | 400 pF | 550 pF |
| 上升时间最大值 | tr | 1000 ns | 300 ns | 120 ns |
1.3.2 上拉电阻计算公式
上拉电阻的选择直接影响总线上升时间和功耗。电阻值需满足两个约束：
- 最小值约束（Rp(min)）：保证输出低电平时 VOL 不超过规格。
- 最大值约束（Rp(max)）：保证上升时间 tr 不超过总线时序要求。
R_p(min) = (VDD - V_OL(max)) / I_OL(max)
R_p(max) = t_r(max) / (0.8473 × C_b)
其中：
VDD = 总线供电电压（典型 3.3V 或 5V）
V_OL(max)= 0.4V
I_OL(max)= 3mA（Sm/Fm）或 20mA（Fm+）
t_r(max) = 1000ns（Sm）/ 300ns（Fm）/ 120ns（Fm+）
C_b = 总线总电容（PCB 走线 + 器件引脚电容之和）
常见调试陷阱： 许多工程师直接使用 4.7 kΩ 上拉电阻“通吃”所有场景。当总线电容较大（如超过 200 pF）且工作在 400 kHz 时，4.7 kΩ 会导致上升时间超标，出现数据错误。务必根据实际 Cb 计算 Rp(max)。
1.3.3 典型上拉电阻推荐值
| VDD | 总线电容 Cb | Standard (100 kHz) | Fast (400 kHz) | Fm+ (1 MHz) |
|---|---|---|---|---|
| 3.3 V | 50 pF | 4.7 kΩ ~ 10 kΩ | 2.2 kΩ ~ 4.7 kΩ | 1.0 kΩ ~ 2.2 kΩ |
| 3.3 V | 200 pF | 2.2 kΩ ~ 4.7 kΩ | 1.0 kΩ ~ 2.2 kΩ | 470 Ω ~ 1.0 kΩ |
| 5.0 V | 50 pF | 4.7 kΩ ~ 10 kΩ | 2.2 kΩ ~ 4.7 kΩ | 1.5 kΩ ~ 3.3 kΩ |
| 5.0 V | 200 pF | 2.2 kΩ ~ 4.7 kΩ | 1.5 kΩ ~ 2.2 kΩ | 680 Ω ~ 1.5 kΩ |
1.4 上拉电阻选择流程
1.5 总线电容与信号完整性
总线电容 Cb 是影响 I²C 信号质量的最关键因素。电容过大时，上升时间变慢，可能导致：
- 数据建立时间违例：SCL 时钟边沿到来时 SDA 尚未稳定。
- 噪声容限降低：缓慢上升沿更容易被耦合噪声干扰。
- 多从设备通信失败：总线电容超过 400 pF 时，标准模式时序无法满足。
调试经验： 使用示波器测量 SDA/SCL 上升时间。若上升时间超过对应模式最大值的 80%，应减小上拉电阻或降低总线电容。对于长走线（如超过 20 cm），建议使用 Fm+ 模式或增加总线中继器。
1.6 本章小结
| 知识点 | 核心要点 |
|---|---|
| 总线历史 | 1982 年 Philips 推出，从 100 kHz 演进到 5 MHz |
| 物理层 | SDA + SCL 开漏输出，线与仲裁，外部上拉电阻 |
| 电气特性 | VIL = 0.3×VDD，VIH = 0.7×VDD，VOL ≤ 0.4V |
| 上拉电阻 | Rp(min) 由驱动能力决定，Rp(max) 由上升时间决定 |
| 总线电容 | 标准模式 ≤ 400 pF，Fast 模式 ≤ 400 pF，Fm+ ≤ 550 pF |