1. PCIe中断概述
中断是PCIe设备与主机CPU进行异步通信的核心机制。当设备完成数据传输、发生错误或需要CPU处理事件时，通过中断通知驱动程序采取相应动作。理解中断机制是掌握PCIe驱动开发的基础。
1.1 中断在PCIe设备中的作用
在PCIe系统中，中断承担以下关键职责：
- 事件通知：设备完成DMA传输后通知CPU数据已就绪
- 错误报告：检测到链路错误、超时或协议违规时触发中断
- 电源管理：设备状态变化（如进入/退出低功耗模式）需中断参与
- 热插拔：插槽状态变更时通过中断告知操作系统
- 性能优化：减少CPU轮询开销，提升系统吞吐量
关键概念：中断的本质是"CPU被设备打断"，相比轮询方式，中断机制在事件频率较低时能显著降低CPU占用率。
1.2 传统中断与MSI/MSI-X对比
PCIe设备支持三种中断机制：传统INTx中断、MSI中断和MSI-X中断。下表从多个维度进行对比：
| 对比维度 | 传统INTx中断 | MSI中断 | MSI-X中断 |
|---|---|---|---|
| 中断线数量 | 最多4条（INTA#~INTD#） | 最多32个向量 | 最多2048个向量 |
| 触发方式 | 电平触发（需共享） | 边沿触发（消息写入） | 边沿触发（消息写入） |
| 中断传递 | 通过专用中断引脚 | 通过内存写TLP | 通过内存写TLP |
| 向量独立性 | 共享同一中断线 | 向量共享同一地址 | 每个向量独立地址/数据 |
| CPU亲和性 | 不支持 | 有限支持 | 完全支持（每向量独立） |
| 配置复杂度 | 低（BIOS分配） | 中（需配置MSI Capability） | 高（需配置MSI-X Capability + BAR） |
| 性能开销 | 高（需中断控制器仲裁） | 低（直接内存写） | 最低（无向量共享冲突） |
实践建议：现代高性能PCIe设备（NVMe SSD、GPU、网卡）几乎全部采用MSI-X中断，利用其多向量和CPU亲和性特性实现负载均衡。
1.3 中断机制演进架构图
下图展示了从传统INTx到MSI/MSI-X的架构演进，重点体现中断传递路径的变化：
1.4 中断机制选择决策流程
在PCIe驱动开发中，选择合适的中断机制需遵循以下决策步骤：
- 查询设备能力：读取PCIe配置空间，检查MSI-X Capability和MSI Capability是否存在
- 优先尝试MSI-X：若设备支持MSI-X且系统资源充足，优先启用MSI-X
- 回退到MSI：若MSI-X不可用（如BAR空间不足），尝试MSI中断
- 使用传统INTx：仅当MSI和MSI-X均不支持时，回退到传统中断
- 向量分配：根据设备功能需求（如多队列、错误处理）分配中断向量数量
注意事项：MSI-X配置需要额外的BAR空间存储中断向量表（Pending Table和Table Entry），驱动开发时需确保BAR分配正确。此外，部分老旧系统或虚拟化环境可能不支持MSI-X，需做好兼容处理。
1.5 中断向量与CPU亲和性
MSI-X的核心优势在于每个中断向量可以独立配置目标CPU，实现中断负载均衡。以下是一个典型的多队列网卡中断分配示例：
| 队列编号 | 中断向量 | 目标CPU | 处理函数 |
|---|---|---|---|
| Queue 0 | Vector 0 | CPU 0 | rx_handler_0 |
| Queue 1 | Vector 1 | CPU 1 | rx_handler_1 |
| Queue 2 | Vector 2 | CPU 2 | tx_handler_0 |
| Queue 3 | Vector 3 | CPU 3 | tx_handler_1 |
| 错误处理 | Vector 4 | CPU 0 | err_handler |
性能收益：通过将不同队列的中断绑定到不同CPU，可避免单CPU瓶颈，在多核系统中实现线性扩展。实测表明，4队列网卡使用MSI-X相比传统INTx可提升吞吐量3~5倍。
本章为后续深入探讨MSI-X配置、中断处理函数编写和性能优化奠定了理论基础。理解这三种中断机制的差异，是正确设计PCIe驱动中断处理逻辑的前提。