2. PCIe体系结构：分层架构
PCIe采用典型的分层架构设计，将协议栈划分为三个独立的功能层：事务层（Transaction Layer）、数据链路层（Data Link Layer）和物理层（Physical Layer）。这种分层设计使得各层职责清晰、接口标准化，便于驱动开发和硬件实现。
核心要点：PCIe分层架构的核心思想是“上层不关心下层的实现细节”。事务层只关注数据语义，数据链路层保证传输可靠性，物理层处理电气特性与比特流。驱动开发人员通常只需与事务层交互，但理解全栈流程对调试链路训练和速率协商至关重要。
2.1 分层架构总览
下图展示了PCIe协议栈的完整分层结构，以及数据在层间传递时的封装过程：
2.2 事务层（Transaction Layer）
事务层是PCIe协议栈的最上层，直接与软件/驱动交互。它负责将CPU或设备发出的读写请求封装为事务层包（TLP，Transaction Layer Packet），并管理事务的排序与流量控制。
2.2.1 事务层核心功能
| 功能模块 | 说明 | 驱动关注点 |
|---|---|---|
| TLP生成/解析 | 将内存读写、I/O读写、配置读写、消息等请求封装为TLP格式 | 配置空间访问、BAR空间映射、MSI/MSI-X中断 |
| 事务排序 | 根据TC（Traffic Class）和VC（Virtual Channel）管理TLP的发送顺序 | 多队列驱动需合理设置TC映射 |
| 流量控制 | 基于信用（Credit）机制防止接收端缓冲区溢出 | 驱动初始化时需等待FC初始化完成 |
| 地址转换 | 支持32位/64位地址，以及ATS（Address Translation Services） | DMA驱动需考虑地址宽度与IOMMU |
2.2.2 TLP格式结构
一个标准的TLP由以下字段组成：
+----------------+----------------+----------------+----------------+
| 起始字符(1B) | 序列号(2B) | 包头(12/16B) | 数据负载(0-4KB)|
+----------------+----------------+----------------+----------------+
| LCRC(4B) | 结束字符(1B) |
+----------------+----------------+
包头关键字段：
- Fmt[1:0] + Type[4:0]：定义事务类型（MRd、MWr、Cpl、CplD等）
- TC[2:0]：流量类别，用于QoS
- Attr[2:0]：属性位（宽松排序、硬件一致性、ID路由等）
- Length[9:0]：数据负载长度（以DW为单位）
- Requester ID / Completer ID：总线号+设备号+功能号
- Tag[7:0]：事务标签，用于匹配请求与完成
驱动开发提示：在调试DMA传输失败时，首先检查TLP中的Requester ID是否正确。如果ID配置错误，完成包（Cpl/CplD）将无法路由回正确的发起者，导致超时。
2.3 数据链路层（Data Link Layer）
数据链路层位于事务层和物理层之间，主要职责是保证TLP在链路上的可靠传输。它通过添加序列号、CRC校验以及ACK/NAK重传机制来实现错误检测与恢复。
2.3.1 数据链路层核心功能
- 序列号管理：为每个发送的TLP分配递增的序列号（Sequence Number），用于接收端排序和重传识别。
- CRC校验：在TLP尾部添加LCRC（Link CRC），接收端校验完整性。
- ACK/NAK重传：接收端发送DLLP（Data Link Layer Packet）反馈接收状态，发送端根据反馈决定是否重传。
- DLLP交换：数据链路层使用DLLP进行链路管理，包括ACK/NAK、电源管理、流控更新等。
- 错误报告：将链路错误（如CRC错误、重传超时）上报给事务层和软件。
2.3.2 DLLP格式
DLLP是数据链路层内部使用的短包，长度固定为6字节：
+----------------+----------------+----------------+----------------+
| DLLP类型(1B) | 保留(1B) | 数据负载(2B) | CRC(2B) |
+----------------+----------------+----------------+----------------+
常见DLLP类型：
- ACK (0x4A)：确认已正确接收N个TLP
- NAK (0x5A)：请求重传指定序列号之后的TLP
- InitFC1/InitFC2 (0x60/0x61)：流控初始化
- UpdateFC (0x62)：流控信用更新
- PM_Enter_L1/PM_Enter_L2 (0x71/0x72)：电源管理状态切换
常见问题：如果链路频繁出现NAK重传，通常表明链路信号质量较差或电气参数不匹配。此时应检查PCIe链路速率协商结果、去加重（De-emphasis）设置以及参考时钟抖动。驱动层面可通过读取链路状态寄存器（如PCIe STS寄存器）获取错误计数。
2.4 物理层（Physical Layer）
物理层是PCIe协议栈的最底层，直接与物理链路打交道。它负责比特流的串行/解串、编码/解码、以及链路训练与速率协商。物理层又分为逻辑子层和电气子层。
2.4.1 物理层子层划分
| 子层 | 功能 | 关键机制 |
|---|---|---|
| 逻辑子层 | 编码/解码、加扰/解扰、有序集生成与解析 | 8b/10b（Gen1/Gen2）、128b/130b（Gen3+） |
| 电气子层 | 差分信号驱动、接收均衡、时钟恢复、阻抗匹配 | De-emphasis、CTLE、DFE、PLL |
2.4.2 链路训练与速率协商
物理层最重要的任务之一是链路训练状态机（LTSSM，Link Training and Status State Machine）。它负责在链路初始化或恢复时，自动完成以下步骤：
- 检测（Detect）：检测对端设备是否存在。
- 轮询（Polling）：交换训练序列（TS1/TS2），协商链路宽度和速率。
- 配置（Configuration）：确定通道极性、通道编号映射。
- 恢复（Recovery）：当链路质量下降时，降速或重新协商。
- L0（正常操作）：链路就绪，开始传输TLP。
- L0s/L1/L2（低功耗状态）：根据电源管理策略进入休眠。
2.5 数据封装完整流程
当软件发起一次PCIe读写操作时，数据从上层到物理层的封装过程如下：
| 步骤 | 所在层 | 操作 | 输出数据单元 |
|---|---|---|---|
| 1 | 软件/驱动 | 发起内存读写请求（如MMIO或DMA描述符） | 原始数据 |
| 2 | 事务层 | 封装TLP包头（包含地址、长度、事务类型、Tag等） | TLP（无序列号/CRC） |
| 3 | 数据链路层 | 添加序列号（2B）和LCRC（4B），生成DLLP用于流控 | DLLP + TLP（带序列号+CRC） |
| 4 | 物理层（逻辑） | 添加起始字符（STP）和结束字符（END），进行编码（8b/10b或128b/130b） | PLP（物理层包） |
| 5 | 物理层（电气） | 串行化差分信号输出到PCIe通道 | 比特流 |
接收方向流程（逆过程）：物理层接收差分信号 → 时钟恢复与解串 → 解码与去起始/结束字符 → 数据链路层校验CRC与序列号 → 事务层解析TLP包头 → 软件读取数据。
2.6 各层与驱动开发的关联
理解分层架构对驱动开发的实际意义：
- 事务层：驱动主要编程接口。配置空间访问（CFG TLP）、BAR空间映射（MEM TLP）、中断处理（MSI/MSI-X TLP）均在此层完成。
- 数据链路层：驱动可通过读取链路状态寄存器（如PCIeSTS）获取错误计数、重传次数，用于诊断链路质量。
- 物理层：驱动可通过配置链路控制寄存器（如Link Control 2）限制最大速率或宽度，用于兼容性调试。
实战案例：某NVMe SSD在Gen3 x4链路上频繁出现命令超时。通过读取PCIe错误寄存器发现DLLP重传计数异常高，判断为物理层信号质量问题。最终通过调整BIOS中PCIe去加重（De-emphasis）设置解决问题。这说明驱动开发者需要具备跨层分析能力。