1. PCIe 总线概述
PCI Express（PCIe）作为第三代高性能I/O互连总线，自2003年标准化以来已取代传统的PCI/PCI-X，成为x86/ARM/RISC-V等主流处理器平台的事实标准。本章从体系结构层次、与PCI的核心差异以及拓扑结构三个维度，为后续设备枚举机制的深入分析奠定基础。
1.1 PCIe 体系结构层次
PCIe采用分层协议架构，从上到下依次为：事务层（Transaction Layer）、数据链路层（Data Link Layer）strong>和物理层（Physical Layer）。每一层对上层提供服务，对下层使用服务，层间通过定义良好的接口进行通信。
关键理解：分层设计使得PCIe在保持与PCI软件兼容的同时，实现了高速串行传输、流量控制和错误检测等高级特性。软件开发者主要与事务层交互，而链路和物理层对驱动透明。
1.1.1 事务层（Transaction Layer）
- 核心职责：生成和接收事务层包（TLP, Transaction Layer Packet），包括 Memory Read/Write、I/O Read/Write、Configuration Read/Write 和 Message 事务。
- 流量控制：基于信用（Credit）机制管理 VC（Virtual Channel）缓冲区，防止接收端溢出。
- 排序规则：遵循 PCIe 排序模型，保证事务的正确顺序（如写后读、读后写等）。
1.1.2 数据链路层（Data Link Layer）
- 核心职责：保证 TLP 在链路两端的可靠传输，使用 Ack/Nak 协议和 CRC 校验。
- DLLP：数据链路层包（Data Link Layer Packet）用于链路管理，如 Ack、Nak、电源管理等。
- 重传机制：发送端缓存 TLP 直到收到 Ack，若收到 Nak 则重传。
1.1.3 物理层（Physical Layer）
- 核心职责：负责串行数据的编码/解码、比特传输、链路训练和初始化。
- 编码方式：Gen1/Gen2 使用 8b/10b 编码（20% 开销），Gen3+ 使用 128b/130b 编码（~1.5% 开销）。
- 链路训练：上电或复位后，物理层自动进行比特锁定、符号对齐、通道协商（宽度/速率）。
1.2 PCIe 与 PCI 的核心区别
PCIe 在保持与 PCI 软件兼容的前提下，对硬件互连方式进行了革命性改变。下表总结了关键差异：
| 对比维度 | PCI（传统并行总线） | PCIe（串行点对点） |
|---|---|---|
| 互连方式 | 共享并行总线（多设备共享同一组信号线） | 点对点串行链路（每个设备独享通道） |
| 拓扑结构 | 总线型（多设备挂在同一总线上，需仲裁） | 树型（Switch 作为交换节点，端到端连接） |
| 信号线 | 并行地址/数据/控制线（32/64位） | 差分串行对（Tx+/Tx-, Rx+/Rx-） |
| 带宽 | 共享带宽（所有设备竞争） | 全双工专用带宽（每个 Lane 独立） |
| 配置空间 | 256 字节（Type 0/1 配置头） | 4 KB（扩展配置空间，兼容 256 字节头部） |
| 中断机制 | INTx（边带信号线） | MSI/MSI-X（内存写事务，无专用中断线） |
| 热插拔 | 原生不支持（需额外逻辑） | 原生支持（Native Hot-Plug） |
| 错误处理 | 简单（SERR/PERR） | 高级（AER, Advanced Error Reporting） |
💡 软件兼容性：PCIe 的配置空间头部（前 256 字节）与 PCI 完全兼容，因此操作系统和驱动无需修改即可枚举 PCIe 设备。这是 PCIe 快速普及的关键设计决策。
1.3 PCIe 拓扑结构
PCIe 采用树形拓扑，由以下三种基本组件构成：
- Root Complex（RC）：拓扑的根节点，连接 CPU/内存子系统和 PCIe 交换网络。通常集成在 SoC 或芯片组中。
- Switch：交换节点，由一个上游端口（Upstream Port）和多个下游端口（Downstream Port）组成，负责数据包的路由和转发。
- Endpoint（EP）：功能设备，如网卡、GPU、NVMe SSD。可以是传统 Endpoint（仅支持单 Function）或多功能 Endpoint（支持最多 8 个 Function）。
1.3.1 拓扑中的关键概念
| 组件 | 描述 | 枚举中的作用 |
|---|---|---|
| Root Complex | 系统根节点，通常包含多个 Root Port（每个 Root Port 对应一个独立的 PCIe 域） | 枚举起点，Bus 0 |
| Switch | 内部包含一个上游端口和多个下游端口，每个下游端口可挂载一个子总线 | 创建新的总线号（Secondary/Subordinate Bus） |
| Bridge | PCIe-to-PCI 桥或 PCIe-to-PCIe 桥，用于连接不同总线段 | 配置空间 Type 1 头部，定义总线号范围 |
| Endpoint | 功能设备，可以是单 Function 或多 Function | 叶子节点，分配 Bus/Device/Function 三元组 |
1.3.2 总线号分配规则
PCIe 枚举的核心是总线号（Bus Number）的分配。每个 PCIe 桥（包括 Switch 的下游端口）的配置空间 Type 1 头部包含三个关键字段：
- Primary Bus Number：桥上游所在的总线号。
- Secondary Bus Number：桥下游直接连接的总线号（即子总线号）。
- Subordinate Bus Number：桥下游子树中最大的总线号（用于限制配置请求的转发范围）。
⚠️ 枚举陷阱：如果桥的 Subordinate Bus Number 设置过小，会导致下游设备无法被配置访问。Linux 内核在枚举时会动态扩展 Subordinate Bus Number，但某些固件（BIOS/UEFI）可能预设错误的值，导致设备不可见。
1.4 本章小结
- PCIe 采用事务层/数据链路层/物理层三层协议栈，软件层通过配置空间与事务层交互。
- 与 PCI 相比，PCIe 从共享并行总线演进为点对点串行链路，带宽、可扩展性和可靠性大幅提升。
- PCIe 拓扑为树形结构，由 Root Complex、Switch 和 Endpoint 组成，枚举过程是深度优先的总线号分配过程。
- 理解分层架构和拓扑是后续分析配置空间访问和设备发现算法的基础。