4. 桥接芯片硬件设计要点：电源树与时钟电路
桥接芯片（Bridge Chip）作为显示链路中的关键中继节点，其硬件设计的成败直接决定了信号完整性、EMI 表现以及最终显示输出的稳定性。本章聚焦于桥接芯片硬件设计的三大核心支柱：电源树设计、去耦电容布局与时钟电路。错误的电源设计会导致 PLL 失锁、眼图闭合；不当的时钟布局会引入不可预测的抖动。以下内容将逐一拆解这些关键设计要点。
设计黄金法则： 桥接芯片的电源噪声容忍度通常低于 1% p-p。在布局阶段，必须将电源完整性（PI）与信号完整性（SI）视为同等优先级，而非事后补救。
4.1 电源树设计：核心电压、IO 电压与 PLL 电压
现代桥接芯片（如 LT6711A、PS8461、IT6563 等）通常需要多组独立的电源轨。错误的电源轨分配或纹波过大，是导致显示链路闪屏、黑屏、分辨率无法上高的首要硬件原因。
4.1.1 电源轨分类与典型参数
| 电源域 | 典型电压 (V) | 电流需求 (mA) | 噪声敏感度 | 主要负载 |
|---|---|---|---|---|
| 核心电压 (Vcore) | 1.2 / 1.1 | 200 ~ 800 | 高 | 数字逻辑、状态机 |
| IO 电压 (VDDIO) | 1.8 / 3.3 | 100 ~ 400 | 中 | I2C、GPIO、控制信号 |
| PLL 电压 (VDD_PLL) | 1.2 / 1.8 | 30 ~ 100 | 极高 | PLL 模拟电路、VCO |
| HDMI/DP 端接电压 | 3.3 | 50 ~ 150 | 高 | TMDS 端接电阻 |
常见陷阱： 不要将 VDD_PLL 与 Vcore 直接短接后共用同一路 LDO 输出。PLL 对电源纹波极其敏感，即使 10mV 的 100kHz 纹波也可能导致输出时钟抖动超标，进而引发 HDMI 合规性测试失败。
4.1.2 电源树拓扑结构
推荐采用 星型拓扑 或 逐级滤波拓扑，避免数字大电流回路污染模拟敏感电源。下图展示了一个典型的桥接芯片电源树架构：
4.2 去耦电容布局：从原理到实战
去耦电容不是“越多越好”，而是“位置与组合”决定成败。对于桥接芯片这种混合信号器件，去耦电容的布局必须遵循 局部化、低阻抗、短回路 三大原则。
4.2.1 电容组合策略
| 电容值 | 封装 | 谐振频率 (典型) | 抑制频段 | 放置位置 |
|---|---|---|---|---|
| 10 ~ 22 µF | 0805 / 0603 | ~1 MHz | 低频纹波、负载瞬态 | 电源入口、LDO 输出端 |
| 0.1 µF (100 nF) | 0402 / 0201 | ~10 MHz | 中频去耦、开关噪声 | 每个电源引脚旁 ≤ 2mm |
| 10 ~ 100 pF | 0402 | ~100 MHz | 高频 EMI、PLL 噪声 | 紧贴 PLL 电源引脚 |
4.2.2 布局规则（按优先级排序）
- 最小化回路面积： 去耦电容必须放置在芯片电源引脚与地平面之间，过孔直接打到内层地平面，避免长走线引入寄生电感。
- 多级电容并联： 在每个电源域入口放置 10 µF 电解或陶瓷电容，在每个电源引脚旁放置 0.1 µF 陶瓷电容，在 PLL 电源引脚旁额外增加 100 pF 高频电容。
- 远离噪声源： 模拟电源（PLL）的去耦电容应远离数字 I/O 区域，避免数字开关噪声通过电容耦合。
- 地平面完整性： 不要在去耦电容下方切断地平面；如果必须换层，确保有至少 2 个过孔连接。
实战案例： 某项目使用 LT6711A 桥接芯片，在 4K@60Hz 输出时出现间歇性黑屏。排查发现 VDD_PLL 的 0.1 µF 去耦电容距离引脚 8mm，且回路经过一个过孔后绕行 15mm。将电容移至引脚正下方 1.5mm 处并增加 100 pF 电容后，问题彻底解决。
4.3 时钟电路：晶振与外部时钟源
桥接芯片的时钟质量直接决定了 TMDS 链路的抖动预算。无论是使用内部晶振还是外部时钟源，都必须严格遵循时钟电路的设计规范。
4.3.1 时钟源选型对比
| 时钟源类型 | 典型频率 | 抖动 (RMS) | 成本 | 适用场景 |
|---|---|---|---|---|
| 无源晶体 + 内部振荡器 | 25 MHz / 27 MHz | ~5 ps | 低 | 通用 HDMI/DP 桥接 |
| 有源晶振 (XO) | 25 MHz / 27 MHz | ~1 ps | 中 | 对抖动要求高的场景 |
| 外部差分时钟 (LVDS) | 100 MHz ~ 200 MHz | < 0.5 ps | 高 | 多芯片同步、高端显示 |
4.3.2 晶振电路设计要点
使用无源晶体时，必须注意以下关键参数与布局规则：
- 负载电容匹配： 晶振的负载电容（CL）必须与芯片内部振荡器匹配。计算公式：Cext = 2 × (CL - Cstray)。典型 CL 为 12 pF ~ 20 pF。
- 反馈电阻： 部分芯片内部已集成反馈电阻（通常 1 MΩ），外部无需额外添加；若芯片手册要求外部添加，则使用 1 MΩ ±5% 电阻。
- 布局隔离： 晶振走线必须短而直（≤ 10mm），远离高速数字信号线（HDMI/DP 差分对、DDR 数据线），并在晶振下方铺设完整地铜。
- 外壳接地： 金属封装晶振的外壳必须接地，以屏蔽电磁干扰。
4.3.3 外部时钟输入注意事项
当使用外部有源晶振或 SoC 提供的时钟时，需注意：
- 阻抗匹配： 外部时钟走线必须控制特性阻抗（通常 50 Ω 单端），并在源端或终端添加匹配电阻。
- AC 耦合： 如果外部时钟为单端 CMOS 电平，且桥接芯片内部已集成偏置，则需串联 0.1 µF 电容进行 AC 耦合。
- 时钟展频（SSC）： 部分桥接芯片支持展频时钟以降低 EMI。如果使用展频时钟，必须确认芯片 PLL 的跟踪带宽是否支持，否则可能导致失锁。
关键提醒： 不要将时钟信号与 I2C、GPIO 等低速信号平行走线超过 10mm。时钟信号的谐波会通过串扰耦合到敏感信号上，导致显示链路出现随机性错误。
4.4 本章小结
桥接芯片的硬件设计是一个系统工程，电源树、去耦电容与时钟电路三者相互耦合。一个经过精心设计的电源树可以抑制 90% 以上的低频噪声；正确的去耦电容布局能确保高频瞬态电流的快速响应；而干净的时钟源则是整个显示链路抖动预算的基石。在实际项目中，建议在原理图阶段就完成电源树仿真与去耦电容的预布局，并在 PCB 布局阶段进行 3D 电磁场仿真验证。