Cache刷新操作与DMA缓存一致性协议实战 - 第1节
1.1 Cache 的定义与核心作用
Cache（高速缓冲存储器）是位于 CPU 与主存（DRAM）之间的、容量较小但速度极快的存储器。其核心作用是弥合 CPU 与主存之间的速度差距。现代 CPU 的时钟周期在纳秒级，而主存访问延迟通常在数十到上百纳秒，若不引入 Cache，CPU 将频繁处于“等待数据”的停顿状态，严重制约系统性能。
关键指标： 一个典型的 L1 Cache 访问延迟约为 1 ns，而主存访问延迟约为 50–100 ns。Cache 的命中率（Hit Rate）直接决定了 CPU 的平均内存访问时间（AMAT）。
1.2 Cache 的工作原理
Cache 的基本工作单元是 Cache Line（缓存行），通常大小为 32–128 字节。当 CPU 请求一个内存地址时，硬件首先检查该地址对应的数据是否已存在于 Cache 中：
- Cache Hit（命中）： 数据在 Cache 中，CPU 直接从 Cache 读取，延迟极低。
- Cache Miss（缺失）： 数据不在 Cache 中，CPU 必须从主存加载包含该地址的整个 Cache Line 到 Cache 中，同时可能触发替换策略（如 LRU）。
Cache 通过 地址映射 将主存地址转换为 Cache 中的位置。常见的映射方式包括：
| 映射方式 | 特点 | 冲突概率 | 硬件复杂度 |
|---|---|---|---|
| 直接映射 | 每个主存块只能映射到 Cache 的固定行 | 高 | 低 |
| 全相联映射 | 任何主存块可映射到任意 Cache 行 | 低 | 高 |
| 组相联映射 | 折中方案，将 Cache 分为若干组，组内全相联 | 中 | 中 |
实战提示： 在嵌入式系统中，直接映射 Cache 因其硬件简单、功耗低而常见于低功耗 MCU；而高性能应用处理器（如 ARM Cortex-A 系列）普遍采用组相联映射。
1.3 Cache 的层次结构（L1 / L2 / L3）
现代处理器通常采用多级 Cache 层次结构，以平衡速度、容量和成本。下图展示了典型的 3 级 Cache 架构：
各级 Cache 的典型参数对比如下：
| 层级 | 典型容量 | 典型延迟（CPU 周期） | 位置 | 共享性 |
|---|---|---|---|---|
| L1 Cache | 16–64 KB（指令+数据分离） | 1–2 周期 | CPU 核心内部 | 私有 |
| L2 Cache | 256 KB – 1 MB | 10–20 周期 | CPU 核心附近 | 通常私有 |
| L3 Cache | 2 MB – 数十 MB | 30–50 周期 | 芯片级共享 | 多核共享 |
一致性陷阱： 在多核系统中，每个核心拥有私有的 L1/L2 Cache，当多个核心同时访问同一内存区域时，必须通过缓存一致性协议（如 MESI）来保证数据一致性。这是后续 DMA 缓存一致性问题的根源。
1.4 局部性原理
Cache 能够高效工作的理论基础是 局部性原理（Principle of Locality），分为两类：
- 时间局部性（Temporal Locality）： 被访问过的内存地址在不久的将来很可能再次被访问。例如循环中的变量、频繁调用的函数。
- 空间局部性（Spatial Locality）： 被访问地址附近的地址很可能在不久的将来被访问。例如数组的顺序遍历、连续指令执行。
下图展示了局部性原理如何驱动 Cache 预取机制：
性能影响： 良好的局部性设计（如循环展开、数据对齐、结构体布局优化）可以显著提高 Cache 命中率，降低平均内存访问时间。反之，随机访问模式会导致频繁的 Cache Miss，性能可能下降 10–100 倍。
1.5 Cache 与 DMA 的初步关联
在嵌入式系统中，DMA（直接存储器访问） 控制器可以在不经过 CPU 的情况下直接与主存交换数据。当 DMA 将数据写入主存时，如果 CPU 的 Cache 中已经缓存了该地址的旧数据，就会产生 缓存一致性问题：CPU 可能读取到过时的 Cache 数据，而非 DMA 写入的最新数据。
理解 Cache 的层次结构、行大小和写策略（Write-Through / Write-Back）是后续掌握 Cache 刷新操作与 DMA 一致性协议的基础。下表总结了两种写策略的差异：
| 写策略 | 写入 Cache 时是否同时写主存 | 优点 | 缺点 | 常见场景 |
|---|---|---|---|---|
| Write-Through | 是 | 一致性维护简单 | 写操作慢，总线带宽消耗大 | 低功耗 MCU、简单系统 |
| Write-Back | 否（仅标记脏行） | 写操作快，带宽利用率高 | 一致性维护复杂，需显式刷新 | 高性能处理器、多核系统 |