1. PCIe BAR 基础概念：作用、类型与地址映射原理
PCIe BAR（Base Address Register，基地址寄存器）是 PCIe 设备配置空间中最关键的寄存器组之一。它承担着“设备资源窗口”的角色——系统软件通过读写 BAR 来获知设备需要多少地址空间、支持哪种访问类型，并在枚举阶段将物理地址空间分配给设备。理解 BAR 是分析读写带宽瓶颈的起点。
1.1 BAR 的核心作用
每个 PCIe 功能（Function）最多可拥有 6 个 BAR（Type 0 Header）或 2 个 BAR（Type 1 Header，用于桥）。BAR 的主要作用包括：
- 资源声明：设备通过 BAR 的只读位向系统报告所需地址空间的大小和对齐要求。
- 地址分配：系统固件（BIOS/UEFI）或操作系统在枚举时向 BAR 写入基地址，完成物理地址到设备内部地址空间的映射。
- 访问路由：CPU 或其它 PCIe 设备发出的内存/IO 事务，若目标地址落在某 BAR 声明的范围内，则被路由到该设备。
- 性能边界：BAR 映射的地址空间大小直接决定了设备可被直接访问的缓冲区深度，进而影响读写带宽的上限。
调优视角： 如果设备 BAR 映射的地址空间过小，驱动可能需要频繁切换窗口（Window Switching）或使用间接访问，这会引入额外的软件开销，严重降低带宽。在性能调优时，应优先确认 BAR 大小是否匹配工作负载的并发访问需求。
1.2 BAR 的类型：Memory 与 IO
PCIe BAR 支持两种地址空间类型，其特性对比如下：
| 属性 | Memory BAR | IO BAR |
|---|---|---|
| 地址空间 | 32-bit 或 64-bit 内存地址空间 | 16-bit IO 地址空间（x86 平台） |
| 访问粒度 | 支持 DWORD、QWORD、Cacheline 等任意对齐访问 | 仅支持字节（Byte）粒度 |
| 性能 | 高，支持合并写、预取、乱序完成 | 低，串行化访问，每次事务需等待完成 |
| Prefetchable | 可标记为 Prefetchable（允许预取和合并） | 不支持 |
| 现代设备使用 | 主流，用于 DMA 缓冲区、寄存器、帧缓存 | 已淘汰，仅用于兼容老旧设备 |
| 地址宽度 | 32-bit 或 64-bit（通过 BAR 的高位指示） | 固定 16-bit |
实战建议： 在 x86 服务器平台上，IO BAR 的访问延迟比 Memory BAR 高 2~3 个数量级，且不支持 DMA。新设计的 PCIe 设备应完全避免使用 IO BAR。如果遇到旧设备驱动仍在使用 IO BAR，建议在 BIOS 设置中将其禁用或通过 ACPI 重路由。
1.3 地址映射原理：从枚举到窗口建立
PCIe BAR 的地址映射过程发生在系统枚举阶段，核心步骤包括：
- 大小探测：系统软件向 BAR 寄存器写入全 1（0xFFFFFFFF），然后读回。设备将需要的地址大小编码在只读位中，低 bit 位指示类型和对齐。
- 基地址分配：系统根据探测到的大小，在可用物理地址空间中分配一块连续区域，并将起始地址写回 BAR。
- 路由表更新：RC（Root Complex）和 Switch 内部的地址路由表根据分配的 BAR 范围进行配置。
- 窗口建立：CPU 或任何请求者发出的地址落在 BAR 范围内的事务，将被直接路由到对应设备。
下图展示了典型的 PCIe BAR 地址映射流程：
1.4 BAR 的编码细节与大小探测
BAR 寄存器的低 bit 位具有特殊含义，系统软件通过它们判断类型和大小：
| Bit 位置 | 含义 | 说明 |
|---|---|---|
| [1:0] | 空间类型 | 00 = Memory BAR（32-bit）；01 = Memory BAR（32-bit，保留）；10 = Memory BAR（64-bit）；11 = IO BAR |
| [2] | Prefetchable | 仅 Memory BAR 有效：1 = 可预取；0 = 不可预取 |
| [31:4] 或 [63:4] | 基地址/大小 | 写入全 1 后读回，低 bit 为 0 的连续位数决定大小 |
常见误区： 64-bit Memory BAR 必须占用两个连续的 BAR 寄存器（如 BAR0 和 BAR1），且 BAR0 的低 bit 必须为 10b。如果驱动或 BIOS 错误地将 64-bit BAR 当作两个独立的 32-bit BAR 处理，会导致地址空间分裂，设备无法正常工作。
1.5 BAR 与带宽瓶颈的关联
BAR 的配置直接影响读写带宽，以下是三个关键关联点：
- 窗口大小限制并发：如果 BAR 映射的地址空间小于工作集，驱动必须通过“窗口切换”来访问不同区域，每次切换涉及 MMIO 写操作，延迟高达数百纳秒。
- Prefetchable 属性影响合并：非 Prefetchable 的 Memory BAR 禁止 CPU 合并写操作，导致小包写入时无法利用 PCIe 的最大 payload 大小。
- 64-bit vs 32-bit：在 64-bit 系统上，32-bit BAR 可能被映射到 4GB 以下的低端地址空间，该区域可能碎片化严重，导致分配失败或跨 NUMA 节点访问。
调优检查清单：
✅ 确认设备 BAR 类型是否为 Memory（避免 IO BAR）
✅ 确认 BAR 大小是否覆盖所有需要直接访问的缓冲区
✅ 确认 BAR 是否标记为 Prefetchable（允许预取和合并写）
✅ 确认 64-bit BAR 是否被正确分配在高位地址空间（>4GB）
✅ 确认 BAR 地址是否与 CPU 的 NUMA 节点对齐（避免跨片访问）
✅ 确认设备 BAR 类型是否为 Memory（避免 IO BAR）
✅ 确认 BAR 大小是否覆盖所有需要直接访问的缓冲区
✅ 确认 BAR 是否标记为 Prefetchable（允许预取和合并写）
✅ 确认 64-bit BAR 是否被正确分配在高位地址空间（>4GB）
✅ 确认 BAR 地址是否与 CPU 的 NUMA 节点对齐（避免跨片访问）