2. BAR空间原理：Base Address Register的作用、类型与地址映射机制
Base Address Register（BAR）是PCIe配置空间中用于设备地址映射的核心寄存器组。每个PCIe Function最多可拥有6个BAR（Type 0 Header）或2个BAR（Type 1 Header）。BAR决定了主机软件如何发现设备所需的地址空间大小、类型以及基地址，是系统枚举阶段最关键的操作对象之一。
核心认知： BAR本身不存储数据，它是一组可编程的“地址窗口”描述符。系统软件通过写入全1再回读的方式探测BAR的大小和类型，然后分配实际的系统物理地址并写入BAR，从而建立PCIe设备与系统地址空间的桥梁。
2.1 BAR的作用与结构
BAR位于PCIe配置空间的偏移0x10~0x24（Type 0）或0x10~0x18（Type 1），每个BAR占用4字节（32位）或8字节（64位）。其核心作用包括：
- 空间类型声明： 指示该BAR映射到Memory空间还是I/O空间。
- 空间大小声明： 通过硬件硬连线的方式，向软件声明设备需要多大的地址窗口。
- 预取属性声明： 对于Memory空间BAR，指示该区域是否支持预取（Prefetchable）。
- 基地址编程： 软件写入基地址后，设备将响应落在该地址范围内的总线事务。
2.2 BAR的类型：Memory空间与I/O空间
BAR通过最低有效位（Bit 0）区分类型。现代高性能PCIe设备几乎全部使用Memory空间BAR，I/O空间BAR仅用于兼容老旧设备或特定嵌入式场景。
| 特性 | Memory Space BAR | I/O Space BAR |
|---|---|---|
| Bit 0 值 | 0 | 1 |
| 地址范围 | 32位或64位系统地址空间 | 16位I/O地址空间（0x0000~0xFFFF） |
| 访问粒度 | DWORD/QWORD对齐，支持突发传输 | 字节对齐，不支持突发 |
| 预取支持 | 支持（Prefetchable/Non-Prefetchable） | 不支持 |
| 性能 | 高，支持CPU Cache Coherency | 低，每次访问需通过PCIe I/O请求 |
| 典型用途 | 数据缓冲区、寄存器、MMIO | 传统设备控制寄存器、Legacy中断 |
性能调优提示： 在x86系统中，I/O空间访问会触发CPU的I/O周期，无法利用写合并（Write-Combine）或缓存（Caching）机制，延迟通常比Memory空间访问高2~3个数量级。新设计应避免使用I/O BAR。
2.3 地址映射机制：系统枚举与BAR探测
PCIe地址映射发生在系统固件（BIOS/UEFI）或操作系统内核的PCI子系统枚举阶段。其核心流程如下：
- 读取BAR原始值： 软件读取BAR寄存器，保存原始值（通常为0或之前配置的值）。
- 写入全1探测： 软件向BAR写入0xFFFFFFFF（32位）或0xFFFFFFFFFFFFFFFF（64位）。
- 回读解析大小： 设备硬件将不可编程的位（低位地址位）硬连线为0，软件回读后取反加1，即可得到所需地址空间大小。
- 分配基地址： 软件根据系统拓扑和已分配地址，在可用地址范围内分配一个与大小对齐的基地址。
- 写入基地址： 软件将基地址写回BAR，同时保留低位属性位（类型、预取等）。
- 使能解码： 设备开始对落在该地址范围内的总线事务进行解码和响应。
2.4 64位BAR与32位BAR的选择
BAR支持32位和64位两种地址宽度。64位BAR占用连续的两个BAR槽位（例如BAR0和BAR1），提供更大的地址空间。
| 属性 | 32位BAR | 64位BAR |
|---|---|---|
| 占用BAR槽位数 | 1个 | 2个（连续） |
| 最大地址空间 | 2GB（实际受限于系统分配） | 2^64 Bytes（理论上限） |
| 适用场景 | 小规模寄存器、控制状态块 | 大容量数据缓冲区、GPU显存映射 |
| 系统兼容性 | 所有系统均支持 | 需要64位CPU和操作系统支持 |
设计警告： 使用64位BAR时，必须确保BAR对（如BAR0/BAR1）的Type字段设置为10b（64位）。如果BAR0是64位，则BAR1被硬件自动隐藏，软件不能独立配置BAR1。错误配置会导致地址空间重叠或枚举失败。
2.5 Prefetchable与Non-Prefetchable属性
Memory空间BAR进一步分为Prefetchable（可预取）和Non-Prefetchable（不可预取）。该属性通过BAR的Bit 3声明。
- Prefetchable： 设备保证对该区域的读取没有副作用（side-effect），CPU和PCIe桥可以安全地预读、合并写操作。通常用于数据缓冲区、帧缓冲。
- Non-Prefetchable： 读取可能有副作用（如清除中断状态寄存器），必须严格按程序顺序执行。通常用于控制/状态寄存器。
系统软件在分配地址时，通常将Prefetchable BAR分配在高于4GB的64位地址空间，以节省低4GB的宝贵地址资源。
2.6 BAR空间与地址解码
当CPU发起一个针对PCIe设备Memory空间的读写请求时，地址解码路径如下：
- CPU发出物理地址，经过Host Bridge（Root Complex）。
- Root Complex检查地址范围，匹配到某个PCIe Bus的Memory Window。
- PCIe Switch/Bridge逐级解码，根据配置空间中的Base/Limit寄存器转发事务。
- Endpoint设备内部解码，将事务地址与BAR中编程的基地址和大小进行比较。
- 命中则响应，将事务路由到对应的内部逻辑（寄存器堆、DMA引擎、数据缓冲区等）。
关键理解： BAR映射不是“设备主动占用地址”，而是“系统分配地址，设备被动响应”。设备内部解码器通常使用简单的地址减法（Address - Base）来生成内部偏移，因此BAR的基地址必须与BAR声明的大小对齐（即基地址必须是大小的整数倍）。
通过以上机制，PCIe BAR实现了从系统物理地址空间到设备内部资源的高效、灵活映射，为后续的MMIO读写性能调优奠定了硬件基础。