跨平台PCIe BAR空间操作：x86与ARM差异对比 - 第1节
1.1 PCIe 总线架构概述
PCI Express（PCIe）是一种高速串行计算机扩展总线标准，旨在替代传统的并行 PCI 和 PCI-X 总线。其核心设计理念是采用点对点串行连接，每个设备都拥有专用的通道（Lane），从而彻底消除了并行总线中多个设备共享带宽的瓶颈。
关键特性： 差分信号传输、基于数据包的协议、可扩展的通道宽度（x1, x4, x8, x16）、支持热插拔、以及通过分层协议栈实现的高可靠性和高性能。
1.1.1 分层协议栈
PCIe 采用三层协议架构，从下到上依次为：事务层（Transaction Layer）、数据链路层（Data Link Layer）和物理层（Physical Layer）。这种分层设计使得软件和硬件可以独立演进。
| 协议层 | 主要功能 | 核心数据单元 |
|---|---|---|
| 事务层 | 负责生成和接收事务层数据包（TLP），处理读写请求、完成报文等。这是软件（如驱动程序）直接交互的层。 | TLP (Transaction Layer Packet) |
| 数据链路层 | 负责链路管理、错误检测与重传（ACK/NAK 协议），保证 TLP 在链路两端可靠传输。 | DLLP (Data Link Layer Packet) |
| 物理层 | 负责实际的电气信号传输、串行化/解串行化、时钟恢复以及链路训练状态机（LTSSM）。 | PLP (Physical Layer Packet) / 有序集 |
驱动开发视角： 驱动程序主要与事务层打交道，通过配置空间和 BAR 空间发起 Memory 或 I/O 事务。数据链路层和物理层的细节通常由硬件（RC 或 Switch）透明处理。
1.2 PCIe 拓扑结构
PCIe 拓扑是一种基于树形结构的点对点互联架构。与 PCI 的多级桥接总线不同，PCIe 使用交换器（Switch）来扩展端口数量，每个设备都通过独立的虚拟通道与 Root Complex 通信。
1.2.1 拓扑中的关键组件
- Root Complex (RC)： 连接 CPU 和内存子系统到 PCIe 架构的根节点。它代表主机桥，负责生成事务请求。
- Endpoint (EP)： 功能设备，如 GPU、NVMe SSD、网卡。它作为事务的发起者或完成者。
- Switch： 由上游端口（Upstream Port）和多个下游端口（Downstream Port）组成，负责在多个 EP 之间路由事务。
- Bridge： 用于连接其他总线标准（如 PCI/PCI-X）到 PCIe 域。
| 组件 | 角色描述 | 典型位置 |
|---|---|---|
| Root Complex | 系统核心，管理所有 PCIe 事务的根。包含多个 Root Port。 | CPU 内部或芯片组（PCH） |
| Endpoint | 执行具体功能的设备，可以是 Legacy、PCIe 原生或 RCiEP。 | 独立板卡或板载芯片 |
| Switch | 扩展端口数量，透明转发事务。对软件表现为多个虚拟 PCI-PCI 桥。 | 主板或扩展背板 |
| PCIe Bridge | 协议转换桥，连接 PCI/PCI-X 设备到 PCIe 链路。 | 主板 |
跨平台差异点： 在 x86 平台上，Root Complex 通常集成在 CPU 或 PCH（Platform Controller Hub）中，内存映射和 I/O 空间访问遵循 x86 规范。而在 ARM 平台上，Root Complex 是 SoC 内部的一个独立 IP 模块，其内存映射完全由 SoC 设计者定义，通常不兼容 x86 的 legacy I/O 空间。
1.3 Root Complex 与 Endpoint 角色
1.3.1 Root Complex (RC) 的职责
Root Complex 是 PCIe 层次结构的根。它不仅仅是一个桥接器，还承担着以下关键职责：
- 事务生成与终结： 作为所有 Memory、I/O 和 Configuration 事务的发起者（对于 upstream 事务）或完成者（对于 downstream 事务）。
- 地址空间映射： 将 PCIe 的 Memory 地址空间映射到 CPU 的物理地址空间。这是 BAR 空间操作的核心。
- 中断处理： 接收来自 Endpoint 的 INTx 或 MSI/MSI-X 中断，并转发给 CPU。
- 错误管理： 处理 PCIe 错误（如 Poisoned TLP、Completion Timeout），并触发系统错误处理机制。
1.3.2 Endpoint (EP) 的职责
Endpoint 是 PCIe 总线上的功能设备，它可以是传统设备（Legacy EP）、PCIe 原生设备（Native EP）或集成在 RC 内部的设备（RCiEP）。
- 配置空间暴露： 必须实现 Type 0 配置空间头，其中包含 BAR 寄存器，用于向系统声明所需的地址空间大小和类型。
- 事务响应： 作为 Completer 响应来自 RC 的 Memory 或 I/O 请求，或作为 Requester 发起 DMA 操作。
- 电源管理： 支持 ASPM（Active State Power Management）和 D-State 转换。
BAR 空间操作的关键： 驱动程序通过读写 Endpoint 的 BAR 寄存器来获取其映射后的基地址，然后通过该基地址访问设备内部的寄存器或内存。在 x86 上，这通常通过 MMIO（Memory-Mapped I/O）或 PIO（Port I/O）实现；在 ARM 上，则完全依赖 MMIO。
1.3.3 配置空间与 BAR 寄存器
每个 PCIe 设备（包括 RC 内部的虚拟设备）都必须实现一个 256 字节或 4KB 的配置空间。对于 Endpoint，其配置空间头是 Type 0，其中包含最多 6 个 BAR 寄存器（Base Address Register）。
| BAR 编号 | 偏移地址 | 典型用途 |
|---|---|---|
| BAR0 | 0x10 | 设备主寄存器空间（MMIO） |
| BAR1 | 0x14 | 与 BAR0 组合为 64 位地址 |
| BAR2 | 0x18 | 设备内存或 I/O 空间 |
| BAR3 | 0x1C | 与 BAR2 组合为 64 位地址 |
| BAR4 | 0x20 | 可选扩展 ROM 或附加空间 |
| BAR5 | 0x24 | 与 BAR4 组合为 64 位地址 |
编程要点： 驱动程序通过向 BAR 寄存器写入全 1（0xFFFFFFFF），然后回读，即可获取设备请求的地址空间大小。这是跨平台通用的枚举方法，但在 x86 和 ARM 上，后续的 MMIO 映射方式（ioremap / mmap）存在差异。