1. PCIe 基础概念：总线架构、拓扑结构与物理层
PCI Express（PCIe）作为现代嵌入式与服务器系统中事实上的高速互连标准，其核心设计理念是采用点对点串行差分传输替代传统 PCI 的并行共享总线。理解 PCIe 的拓扑结构、组件角色以及物理层 Lane 的概念，是后续进行 BAR 映射与 DMA 传输的基础。
1.1 PCIe 总线架构与拓扑结构
PCIe 采用树形拓扑，由 Root Complex（RC）、Switch 和 Endpoint（EP） 三种基本设备组成。与 PCI 共享总线不同，PCIe 中每两个设备之间通过独立的逻辑通道（Link）进行通信，带宽不再被所有设备共享。
关键概念： PCIe 拓扑是树形结构，而非总线结构。数据通过数据包（TLP）在节点间路由，每个设备拥有唯一的 Bus:Device.Function（BDF）编号。
1.2 核心组件详解
| 组件 | 角色 | 典型位置 | 关键特性 |
|---|---|---|---|
| Root Complex (RC) | PCIe 层次结构的根，连接 CPU/内存 | SoC 内部或芯片组北桥 | 生成配置请求、处理 I/O 和内存事务、管理中断 |
| Switch | 端口扩展与数据包路由 | 主板或扩展卡 | 内部包含多个逻辑桥，基于 BDF 路由 TLP |
| Endpoint (EP) | 功能设备，发起或响应事务 | GPU、NVMe SSD、网卡 | 拥有配置空间、BAR 寄存器，支持 DMA |
| PCIe-to-PCI Bridge | 兼容旧式 PCI 设备 | 主板 | 转换事务层协议，处理总线枚举 |
驱动开发提示： 在 Linux 中，
lspci -t 可以以树形结构显示 PCIe 拓扑。Root Complex 通常显示为总线 0，Switch 显示为多个桥设备。
1.3 差分信号与 Lane 的概念
PCIe 物理层使用差分信号传输，每个 Lane 由两对差分线组成：一对用于发送（TX+ / TX-），一对用于接收（RX+ / RX-）。差分信号通过测量两根线之间的电压差来判定逻辑 0 或 1，具有极强的抗共模干扰能力。
1.4 Lane 宽度与速率对应关系
PCIe 链路可以聚合多个 Lane 来提升带宽。例如，x16 链路包含 16 个 Lane，每个 Lane 独立传输数据。实际有效带宽需要扣除编码开销。
| PCIe 版本 | 单 Lane 速率 (GT/s) | 编码方式 | x1 有效带宽 (GB/s) | x16 有效带宽 (GB/s) |
|---|---|---|---|---|
| Gen 1 | 2.5 | 8b/10b | 0.25 | 4.0 |
| Gen 2 | 5.0 | 8b/10b | 0.50 | 8.0 |
| Gen 3 | 8.0 | 128b/130b | 0.98 | 15.8 |
| Gen 4 | 16.0 | 128b/130b | 1.97 | 31.5 |
| Gen 5 | 32.0 | 128b/130b | 3.94 | 63.0 |
常见误区： GT/s（Giga Transfers per second）不等于 Gbps。GT/s 是每秒传输的符号数，每个符号在 Gen1/2 中携带 8 位有效数据（8b/10b 编码），在 Gen3+ 中携带约 128 位有效数据（128b/130b 编码）。计算有效带宽时必须考虑编码开销。
1.5 拓扑与 Lane 在驱动开发中的意义
- 设备枚举： Linux 内核通过遍历 PCIe 拓扑树，为每个设备分配 BDF 号，并读取配置空间。驱动通过
struct pci_dev结构体访问设备。 - BAR 空间映射： 每个 Endpoint 通过 Base Address Register（BAR）向系统报告其需要的 MMIO 或 I/O 空间大小。Root Complex 负责分配物理地址。
- 链路训练： 上电后，PCIe 链路自动进行链路训练，协商 Lane 宽度和速率。驱动可以通过
pcie_link_speed和pcie_link_width读取协商结果。 - 中断与 DMA： 理解拓扑有助于定位 MSI/MSI-X 中断路由路径，以及 DMA 数据在 Switch 内部的转发路径。
实战命令： 在目标板上执行
lspci -vvv 查看设备链路状态：# 查看设备链路速度和宽度
lspci -s 01:00.0 -vvv | grep -E "LnkSta|LnkCap"
# 输出示例：
# LnkCap: Port #0, Speed 16GT/s, Width x16
# LnkSta: Speed 16GT/s, Width x16