3. 延迟定义与分类：系统延迟、传输延迟、DMA启动延迟、中断延迟、PCIe链路延迟

在PCIe DMA系统的性能分析与工程部署中，延迟（Latency）是最核心的度量指标之一。不同来源的延迟对吞吐量、实时性和CPU利用率的影响截然不同。本章将系统性地定义并分类五种关键延迟，为后续的参数调试提供精确的数学与物理基础。

3.1 延迟分类总览

下表归纳了五种延迟的定义域、典型量级与主要影响因素，帮助工程师快速建立全局认知。

3.2 系统延迟（System Latency）

系统延迟定义为从用户态应用程序发起DMA请求，到应用程序收到完整数据并完成处理的总时间。它包含了软件栈、内核态切换、内存拷贝以及所有硬件子层的累积延迟。

• 组成要素：系统调用开销 + 驱动处理时间 + DMA启动延迟 + 传输延迟 + 中断延迟 + 数据回写延迟。
• 测量方法：使用clock_gettime()或硬件时间戳寄存器在请求发起与完成回调处打点。
• 优化方向：减少上下文切换、使用大页内存降低TLB miss、绑定CPU核心与中断亲和性。

3.3 传输延迟（Transmission Latency）

传输延迟指数据从发送端MAC层到接收端MAC层所消耗的时间，主要取决于PCIe链路速率、通道宽度以及有效载荷大小。

计算公式如下：

传输延迟 ≈ (有效载荷 + 链路层开销) / (链路速率 × 通道数 × 编码效率)

以Gen3 x8链路为例：

链路速率 = 8 GT/s
编码效率 = 128b/130b ≈ 0.9846
原始带宽 = 8 × 8 × 0.9846 ≈ 63.0 GB/s
传输延迟(4KB TLP) ≈ 4096 / (63.0 × 10^9) ≈ 65 ns

3.4 DMA启动延迟（DMA Initiation Latency）

DMA启动延迟是指软件完成描述符写入并触发门铃（Doorbell）寄存器后，到DMA引擎开始从源地址读取第一个数据之间的时间间隔。这是软件与硬件交互的关键瓶颈。

• 描述符提交方式：
  • MMIO逐个提交：每个描述符写一次门铃，延迟高但灵活性好。
  • 批量提交：一次门铃触发多个描述符，降低启动延迟分摊成本。
• 门铃写延迟：通过PCIe写TLP到达DMA控制器内部状态机的时间，通常为几十到几百纳秒。
• 优化手段：使用Posted写门铃、预取描述符到FPGA内部BRAM、采用描述符环（Descriptor Ring）减少软件干预。

// 典型DMA启动流程（伪代码）
write_descriptor(desc_addr, size, dst);
// 门铃寄存器写（关键延迟点）
write_mmio(DOORBELL_REG, 0x1);
// 等待DMA硬件完成（轮询或中断）
while (!(read_mmio(STATUS_REG) & DONE));

3.5 中断延迟（Interrupt Latency）

中断延迟定义为DMA控制器断言中断请求到CPU开始执行中断服务程序（ISR）第一条指令的时间。在高速数据采集场景中，中断延迟直接决定了系统的实时响应能力。

3.6 PCIe链路延迟（PCIe Link Latency）

PCIe链路延迟包含物理层串行/解串延迟、事务层打包/解包延迟以及链路训练状态机（LTSSM）的稳定时间。该延迟是硬件固有的，但可通过参数配置进行微调。

• 物理层延迟：PCS/PMA层串行化与时钟恢复，约10~30 ns。
• 事务层延迟：TLP封装、CRC计算、流量控制信用更新，约20~100 ns。
• 链路训练延迟：仅在链路复位或速率切换时出现，通常为ms级。
• 关键参数：
  • MPS（Max Payload Size）：增大MPS可减少TLP数量，降低事务层处理延迟。
  • MRRS（Max Read Request Size）：影响读完成延迟，建议与MPS匹配。
  • ECRC（端到端CRC）：开启后增加4字节开销，但提升数据完整性。

3.7 延迟分类关系图

下图以端到端数据流为线索，展示了五种延迟在系统中的位置与叠加关系。

3.8 延迟叠加模型

在工程计算中，总延迟并非简单相加。各延迟项之间存在并行与串行混合关系。以下为简化模型：

总延迟 = 系统延迟 + max(DMA启动延迟, 传输延迟 + 链路延迟) + 中断延迟

其中：
- 系统延迟 = 软件调度 + 内存拷贝 + 上下文切换
- DMA启动延迟 = 描述符提交 + 门铃写 + 硬件仲裁
- 传输延迟 = TLP打包 + 链路传输 + 解包
- 链路延迟 = 物理层 + 事务层处理
- 中断延迟 = 中断路由 + CPU响应 + ISR入口