2. CPU缓存架构基础：L1/L2/L3缓存结构、缓存行、缓存命中与缺失
CPU缓存是现代处理器性能的核心支柱。在深入DMA与共享内存的一致性优化之前，必须透彻理解缓存的组织方式、数据搬运的基本单元以及缓存与主存之间的交互模式。本节将拆解多级缓存层次、缓存行结构以及命中/缺失的判定逻辑。
2.1 多级缓存层次结构
为了平衡速度与容量，现代CPU采用三级缓存架构（L1/L2/L3）。L1速度最快但容量最小，L3容量最大但延迟更高。每一级都是下一级的“缓存”，形成金字塔结构。
关键指标对比： 访问延迟（以典型CPU周期数为参考）
| 缓存层级 | 典型容量 | 典型延迟（CPU周期） | 关联方式 |
|---|---|---|---|
| L1 Cache | 32KB ~ 64KB（每核） | 3 ~ 5 周期 | 每个核心私有 |
| L2 Cache | 256KB ~ 512KB（每核） | 10 ~ 15 周期 | 每个核心私有 |
| L3 Cache | 8MB ~ 32MB（共享） | 30 ~ 50 周期 | 所有核心共享 |
| 主存（DRAM） | 8GB ~ 512GB | 100 ~ 300 周期 | 系统全局 |
L1通常分为指令缓存（L1i）和数据缓存（L1d），支持同时取指和取数。L2是统一缓存（指令+数据）。L3作为最后一级缓存（LLC），负责跨核心的数据共享与一致性协议协调。
性能启示： 一次L1命中仅需3-5周期，而一次主存访问需要上百周期。优化DMA缓冲区时，应尽量让数据在L1/L2中“热”起来，避免每次访问都穿透到主存。
2.2 缓存行：数据搬运的基本单元
CPU不按字节从主存搬运数据，而是按缓存行（Cache Line）批量传输。缓存行是现代缓存架构中最小的数据一致性单元。
- 标准大小： 64字节（x86/ARM64主流架构）。
- 对齐要求： 缓存行在内存中必须对齐到64字节边界。
- 伪共享（False Sharing）： 当两个核心各自修改同一缓存行中的不同变量时，即使变量逻辑无关，硬件也会强制同步整行，导致性能雪崩。
DMA优化警告： 如果DMA缓冲区与CPU访问的数据结构共享同一缓存行，DMA写入会“污染”CPU缓存行，导致后续CPU访问必须重新从主存加载。务必使用缓存行对齐和填充（padding）技术隔离。
2.3 缓存命中与缺失
CPU访问内存时，硬件会逐级查询缓存。根据数据所在位置，分为三种基本类型：
| 类型 | 定义 | 延迟代价 | 优化方向 |
|---|---|---|---|
| Cache Hit | 数据已在L1/L2/L3缓存中 | 低（3-50周期） | 保持数据热度，利用空间局部性 |
| Cache Miss | 数据不在任何缓存中，需从主存加载 | 高（100-300周期） | 预取、减少随机访问模式 |
| Cache Eviction | 缓存满，旧行被替换出去 | 间接代价 | 优化替换策略，避免抖动 |
缺失的三种类型（3C模型）
- 强制缺失（Compulsory Miss）： 首次访问数据，缓存中必然不存在。无法避免，但可通过预取缓解。
- 容量缺失（Capacity Miss）： 工作集超过缓存容量，导致数据被换出后再次访问。需要缩小热点数据体积。
- 冲突缺失（Conflict Miss）： 多个地址映射到同一缓存组，互相驱逐。常见于直接映射或组相联缓存，可通过地址对齐或填充避免。
DMA场景特别关注： 当DMA将数据直接写入主存时，如果CPU缓存中已有该地址的脏数据（Dirty Cache Line），就会发生缓存一致性问题。此时CPU读到的可能是过时的缓存行，而非DMA写入的新数据。这是后续章节的核心议题。
2.4 缓存查找流程与一致性基础
CPU访问一个内存地址时，硬件自动执行以下查找流程：
2.5 缓存一致性协议（MESI）简介
在多核系统中，每个核心拥有私有L1/L2缓存。当多个核心同时读写同一缓存行时，必须通过缓存一致性协议保证数据正确。最经典的协议是MESI，定义四种状态：
| 状态 | 含义 | 该缓存行是否有效 | 其他核心是否持有副本 |
|---|---|---|---|
| M (Modified) | 已修改，与主存不一致 | 有效（唯一） | 否 |
| E (Exclusive) | 独占，与主存一致 | 有效（唯一） | 否 |
| S (Shared) | 共享，与主存一致 | 有效 | 是 |
| I (Invalid) | 无效，不可使用 | 无效 | 可能 |
DMA一致性关联： 当DMA控制器直接写入主存时，它不经过CPU缓存。如果某个核心的L1/L2中持有该地址的M或E状态缓存行，CPU将读到旧数据。内核必须通过缓存刷新（Cache Flush）或缓存失效（Cache Invalidate）操作来手动同步，这正是后续章节要深入讲解的优化技术。
2.6 本节小结
- CPU缓存分为L1（私有，最快）、L2（私有）、L3（共享，最慢），访问延迟逐级递增。
- 缓存行是64字节对齐的数据搬运单元，是伪共享和DMA一致性问题的最小作用粒度。
- 缓存命中提供极低延迟，缺失则代价高昂；3C模型（强制、容量、冲突）指导优化方向。
- MESI协议维护多核缓存一致性，DMA绕过缓存直接操作主存，必须配合手动缓存同步。