4. 网关硬件平台概述：典型网关SoC架构、外设总线拓扑、内存层次结构、Cache一致性

在深入HAL驱动与DMA传输优化之前，必须首先理解网关硬件平台的底层架构。本章将剖析典型网关SoC的内部组成、外设总线拓扑、内存层次结构以及Cache一致性模型。这些知识是后续寄存器配置与DMA协同工程的基础，直接影响驱动性能优化的上限。

4.1 典型网关SoC架构

现代工业网关SoC通常采用异构多核架构，集成高性能应用处理器、实时控制处理器以及专用硬件加速单元。下图展示了一个典型的网关SoC内部模块划分与互联关系。

典型网关SoC的关键组件包括：

• 应用处理器簇：运行Linux/RTOS主系统，处理网络协议栈、应用逻辑。通常采用Cortex-A系列，配备多级Cache。
• 实时控制处理器：处理硬实时任务，如工业协议周期控制、中断响应。采用Cortex-R/M系列，使用TCM保证确定性延迟。
• 硬件加速引擎：卸载CPU密集型操作，包括加密、包处理、DMA传输。驱动开发中需重点关注DMA控制器的寄存器配置。
• 片上互联总线：连接所有主/从设备，决定数据传输带宽与延迟。AXI/ACE总线支持Cache一致性扩展。

4.2 外设总线拓扑

网关SoC的外设总线拓扑决定了外设与内存、处理器之间的数据通路。理解总线层次结构，有助于在驱动中合理选择DMA通道、配置总线优先级和仲裁策略。

典型的外设总线拓扑采用分层结构：

各总线层次的特点与驱动开发关注点：

4.3 内存层次结构

网关SoC的内存层次结构直接影响数据访问延迟和带宽。驱动开发中，需要根据数据的使用频率和实时性要求，选择合适的内存层级进行数据放置。

典型的内存层次结构如下：

各内存层级的驱动使用策略：

• TCM (Tightly Coupled Memory)：与CPU同频，访问延迟固定（1~2周期）。适合存放中断向量表、实时控制循环、DMA描述符。在HAL驱动中，可将关键数据结构通过链接脚本放置在TCM区域。
• 片上SRAM：低延迟（5~10周期），不经过Cache，适合存放共享数据缓冲区，避免Cache一致性问题。常用于DMA传输的源/目的地址。
• DDR：大容量但高延迟。驱动中应尽量利用Cache预取和写缓冲机制，减少直接DDR访问次数。对于DMA传输，建议使用DDR的连续物理内存区域（通过DMA API分配）。

4.4 Cache一致性

在多核网关SoC中，Cache一致性是驱动开发中最容易出错、也最影响性能的问题。当CPU通过Cache访问数据，而DMA控制器直接访问物理内存时，如果没有正确维护一致性，会导致数据不一致。

Cache一致性问题场景：

Cache一致性维护的三种策略：

典型HAL驱动中Cache维护代码示例：

/* DMA传输前：刷新源缓冲区，使能目的缓冲区 */
void dma_prepare_transfer(dma_channel_t *ch, void *src, void *dst, size_t len)
{
    /* 刷新CPU写入的源数据到内存 */
    cache_flush_range((uint32_t)src, len);

    /* 使能目的缓冲区，避免DMA写入时Cache中的旧数据干扰 */
    cache_invalidate_range((uint32_t)dst, len);

    /* 配置DMA寄存器 */
    ch->SAR = (uint32_t)src;
    ch->DAR = (uint32_t)dst;
    ch->NDTR = len;
    ch->CR |= DMA_CR_EN;
}

/* DMA传输完成中断处理 */
void dma_complete_isr(dma_channel_t *ch)
{
    /* 使能目的缓冲区，确保CPU读取到DMA写入的最新数据 */
    cache_invalidate_range((uint32_t)ch->DAR, ch->NDTR);

    /* 通知上层数据就绪 */
    semaphore_give(ch->complete_sem);
}