2、瑞芯微ISP与VIPP架构：RK ISP图像信号处理流程、VIPP作用、MIPI CSI与ISP/VIPP的硬件连接拓扑

2.1 RK ISP 图像信号处理流程

瑞芯微 ISP（Image Signal Processor）是 SoC 内部负责将 CMOS 传感器原始 RAW 数据转换为高质量 YUV/RGB 图像的关键硬件模块。其处理流程遵循经典的 ISP Pipeline 架构，主要包含以下阶段：

ISP 处理流程的硬件拓扑示意如下：

2.2 VIPP（Video Input Pre-Processor）作用

VIPP 是位于 MIPI CSI 接收控制器与 ISP 之间的硬件预处理单元，主要解决 多路复用、格式转换、裁剪缩放 等前端适配问题。其核心功能如下：

• 多路输入复用：支持同时接入最多 4 路 MIPI CSI 虚拟通道（Virtual Channel），通过 VIPP 内部 MUX 选择一路送入 ISP。
• 数据格式转换：将 MIPI 接收到的 RAW8/RAW10/RAW12 统一打包为 ISP 所需的 RAW 格式，并处理 CSI-2 的 ECC/CRC 校验。
• 裁剪与缩放：支持硬件级 ROI 裁剪（Crop）和 1/2、1/4 下采样（Scale Down），减少 ISP 处理负载。
• 帧同步与缓冲：提供内部 Line Buffer，消除 MIPI 传输中的行抖动，输出稳定的帧同步信号（VSYNC/HSYNC）。
• 统计信息采集：实时统计输入帧的亮度直方图、FPS、数据量，供驱动层做自适应调节。

VIPP 内部数据流架构：

2.3 MIPI CSI 与 ISP/VIPP 的硬件连接拓扑

在瑞芯微 SoC（如 RK3588、RK3568）中，MIPI CSI 接口、VIPP 和 ISP 之间的硬件连接遵循 分层拓扑 结构。典型连接方式如下：

硬件连接拓扑图：

2.4 关键驱动配置示例

以下为 RK3588 设备树中 VIPP 与 ISP 的典型绑定配置：

// RK3588 设备树片段：VIPP 与 ISP 连接
isp@ff4b0000 {
    compatible = "rockchip,rk3588-isp";
    reg = <0xff4b0000 0x10000>;
    interrupts = <GIC_SPI 131 IRQ_TYPE_LEVEL_HIGH>;
    rockchip,vipp = <&vipp0>;  // 绑定 VIPP0
    port {
        isp0_in: endpoint {
            remote-endpoint = <&vipp0_out>;
            data-lanes = <1 2 3 4>;
        };
    };
};

vipp0: vipp@ff4c0000 {
    compatible = "rockchip,rk3588-vipp";
    reg = <0xff4c0000 0x1000>;
    rockchip,isp = <&isp0>;  // 反向绑定 ISP
    port {
        vipp0_out: endpoint {
            remote-endpoint = <&isp0_in>;
        };
    };
};