4. 高通平台ISP Pipeline拓扑结构：Titan架构下的ISP子系统

高通Titan架构是骁龙平台ISP（图像信号处理器）的核心演进，从ISP v2.0（Spectra 2xx/3xx）升级至Titan（Spectra 4xx/5xx/6xx/7xx），其最大变化在于将ISP子系统拆分为多个专用硬件模块，并通过灵活的拓扑连接实现并行处理与低延迟。本章深入剖析Titan架构下IFE、BPS、IPE三大核心模块的物理连接方式与数据流路径。

4.1 Titan ISP子系统模块总览

Titan ISP子系统由以下核心硬件模块构成，每个模块承担特定的图像处理阶段：

4.2 IFE0/1/2 物理拓扑与连接方式

在Titan架构中，IFE模块的数量取决于芯片等级：

• IFE0：主IFE，通常连接主摄像头传感器（如后置广角），支持最高分辨率与帧率。
• IFE1：副IFE，连接副摄像头（如超广角或长焦），支持独立或双摄同步。
• IFE2：第三IFE，仅存在于高端平台（如SM8550/SM8650），用于三摄并发或额外传感器接入。

每个IFE模块内部包含多个像素处理单元（PPU）和统计引擎（Stats Engine），可同时处理多个虚拟通道（VC）的数据流。IFE的输出端口通常为：

• 直连BPS端口：将预处理后的RAW数据直接送入BPS，不经过DDR。
• DDR写端口：将RAW或统计信息写入DDR，供后续BPS或IPE异步读取。
• 统计输出端口：将3A统计（AE/AWB/AF）直接发送给CPP（Camera Processing Pipeline）或HAL。

4.3 BPS与IPE的连接方式

BPS与IPE之间的数据通路支持两种模式，HAL层通过cam_pipeline_config中的link_type字段选择：

4.4 多IFE并发与BPS/IPE资源仲裁

当多个IFE同时工作时（如双摄或三摄），BPS和IPE作为共享资源，需要HAL层进行仲裁：

• 时间片轮转：BPS按帧周期轮流处理不同IFE的数据，适用于帧率较低的场景。
• 优先级抢占：高优先级IFE（如主摄）可抢占BPS，低优先级IFE（如景深）等待下一帧。
• DDR回写降级：当BPS被占用时，HAL自动将IFE输出切换为DDR回写模式，避免丢帧。

仲裁策略在cam_isp_hw_mgr中实现，通过cam_isp_resource_acquire()和cam_isp_resource_release()接口管理。

4.5 Pipeline拓扑配置实战示例

以下代码片段展示HAL层如何配置IFE0直连BPS、BPS直连IPE的典型Pipeline：

// 定义Pipeline拓扑结构
struct cam_isp_pipeline_config pipeline_cfg = {
    .num_ife = 1,
    .ife_cfg[0] = {
        .ife_id = CAM_ISP_IFE_0,
        .sensor_id = 0,
        .output_port = CAM_ISP_PORT_BPS_DIRECT,  // 直连BPS
        .format = CAM_FORMAT_RAW_10,
        .resolution = { 1920, 1080 },
    },
    .bps_cfg = {
        .input_source = CAM_ISP_SOURCE_IFE_0,    // 来自IFE0
        .link_type = CAM_ISP_LINK_INLINE,         // 直连模式
        .output_format = CAM_FORMAT_YUV_420,
    },
    .ipe_cfg = {
        .input_source = CAM_ISP_SOURCE_BPS,       // 来自BPS
        .link_type = CAM_ISP_LINK_INLINE,         // 直连模式
        .output_format = CAM_FORMAT_YUV_420,
        .scaling = { .width = 640, .height = 480 },
    },
};

// 提交配置到ISP硬件管理器
cam_isp_hw_mgr_apply_pipeline(&pipeline_cfg);

4.6 拓扑结构对性能的影响

不同的拓扑连接方式直接影响系统延迟与吞吐量：

• 全直连模式：延迟最低（约2~3帧），适合预览和视频录制，但受限于BPS/IPE处理能力。
• IFE→DDR→BPS→IPE：延迟增加（约4~5帧），但支持多IFE并发和复杂处理。
• 混合模式：IFE0直连BPS，IFE1回写DDR，BPS处理完IFE0后再从DDR读取IFE1数据，平衡延迟与并发。

HAL层需根据cam_query_cap()返回的硬件能力动态选择最优拓扑，避免硬编码。