3. RK平台ISP Pipeline概述：RK ISP硬件架构、Gamma校正模块在ISP中的位置、数据流走向（RAW→RGB→YUV）

3.1 RK ISP硬件架构概览

瑞芯微（Rockchip）平台的ISP（Image Signal Processor）是一个高度集成的硬件流水线，通常内嵌在SoC的Video Codec单元或独立的ISP Core中。其设计目标是在低功耗与高画质之间取得平衡，支持从入门级IPC到高端AI摄像头的多种应用场景。

RK ISP Pipeline的核心特点包括：

• 全硬件加速：从RAW域到YUV域的绝大多数处理由专用硬件模块完成，CPU/GPU仅参与参数配置与高级算法调度。
• 模块化级联：每个处理阶段（如黑电平校正、去马赛克、Gamma校正）对应一个独立的硬件模块，数据按固定顺序流经各模块。
• 可编程参数：每个模块都提供寄存器级或查表（LUT）级配置接口，允许驱动与3A算法动态调整参数。
• 多路并发：支持多路Sensor输入（如双摄、三摄），通过MIPI CSI接口与ISP的DMA引擎实现帧级调度。

3.2 ISP Pipeline数据流走向：RAW → RGB → YUV

数据在ISP中的流动遵循严格的色彩空间与位宽转换规则。下图展示了从Sensor RAW数据输入到最终YUV输出的完整路径，其中Gamma校正位于RGB域的末端。

3.3 Gamma校正模块在ISP中的精确位置

在RK ISP的硬件架构中，Gamma校正模块（通常称为Gamma LUT或Gamma Core）位于RGB处理链的末端，紧接在CCM（色彩校正矩阵）与RGB去噪模块之后，但在色彩空间转换（RGB→YUV）之前。这一位置选择具有明确的信号处理意义：

3.4 数据流与Gamma校正的交互细节

为了更清晰地展示Gamma校正模块在数据流中的具体交互，下图以模块级视角呈现了从RGB输入到YUV输出的关键路径，并标注了Gamma校正的输入/输出接口。

3.5 硬件模块的寄存器级控制

在RK平台驱动（如 rkisp1 或 rkisp）中，Gamma校正模块的硬件控制主要通过以下寄存器与数据结构实现：

// 内核驱动中Gamma校正配置结构体（示例）
struct rkisp_gamma_config {
    // Gamma曲线查找表，通常为256或1024点
    // 输入范围：0 ~ (1 << bit_width) - 1
    // 输出范围：0 ~ (1 << bit_width) - 1
    u16 gamma_y[RKISP_GAMMA_CURVE_SIZE];
    
    // 曲线分段控制（部分RK芯片支持）
    u8   gamma_seg_num;      // 分段数，通常为1（全局曲线）或4（分段线性）
    u16  gamma_seg_bound[5]; // 分段边界点
    
    // 使能控制
    u8   gamma_enable;
};

// 硬件寄存器映射（以RK3588为例）
#define RKISP_GAMMA_CTRL       0x0A00
#define RKISP_GAMMA_LUT_BASE   0x0A10
#define RKISP_GAMMA_LUT_SIZE   0x400  // 1024字节

3.6 Gamma校正与前后级模块的依赖关系

Gamma校正模块并非独立工作，其效果受到前后级模块参数的直接影响。下表总结了关键依赖关系：

3.7 数据流中的位宽与精度管理

在RAW→RGB→YUV的转换过程中，位宽管理是保证画质的关键。RK ISP通常采用以下位宽策略：

• RAW域：12-bit或14-bit线性数据，保留传感器最大动态范围。
• RGB域：经去马赛克与AWB后，内部处理位宽提升至14-bit或16-bit，避免精度损失。
• Gamma校正输入：通常为14-bit线性RGB，LUT输出为14-bit非线性RGB。
• YUV输出：最终输出为8-bit或10-bit YUV（根据应用场景配置）。

3.8 本章小结