PCIe驱动开发实战：设备枚举与BAR空间映射 - 第1节
1.1 PCIe 总线的发展历史
PCI Express（PCIe）作为第三代高性能 I/O 互连标准，其发展历程深刻反映了计算机系统对带宽、可扩展性和拓扑灵活性的持续追求。从最初的并行总线到今天的串行点对点架构，每一次演进都解决了前代技术的核心瓶颈。
1.1.1 从 PCI 到 PCI-X 的演进
1992 年，Intel 推出 PCI（Peripheral Component Interconnect）局部总线规范 1.0，采用 33 MHz / 32 位并行总线，峰值带宽 133 MB/s。PCI 通过共享总线拓扑和即插即用配置空间，迅速取代了 ISA 和 EISA 总线。
随着千兆以太网、磁盘阵列等高速外设的出现，PCI 的共享总线架构成为性能瓶颈。1998 年，PCI-SIG 发布 PCI-X 1.0，将频率提升至 133 MHz，64 位模式下带宽达到 1 GB/s。PCI-X 保留了并行电气规范和共享拓扑，但引入了注册传输和协议增强。
| 特性 | PCI 2.3 | PCI-X 2.0 | PCIe 3.0 |
|---|---|---|---|
| 总线类型 | 并行共享 | 并行共享 | 串行点对点 |
| 最大频率 | 66 MHz | 533 MHz (DDR) | 8 GT/s (编码后) |
| 单通道带宽 | 533 MB/s (64位) | 4.3 GB/s (64位) | ~1 GB/s (x1) |
| 拓扑结构 | 多负载共享 | 多负载共享 | 交换式点对点 |
| 信号完整性 | 反射敏感 | 需严格走线 | 差分对 + 均衡 |
1.1.2 PCIe 的诞生与代际演进
2003 年，PCI-SIG 发布 PCIe 1.0a 规范，彻底转向串行点对点架构。每通道（lane）使用两组差分对（发送 + 接收），采用 8b/10b 编码，单通道单向带宽 250 MB/s。PCIe 引入了交换器（Switch）替代传统 PCI 桥，实现了真正的拓扑可扩展性。
后续代际持续提升编码效率和传输速率：
- PCIe 2.0 (2007)：速率 5 GT/s，8b/10b 编码，x16 单向 8 GB/s。
- PCIe 3.0 (2010)：速率 8 GT/s，128b/130b 编码，编码开销从 20% 降至 1.5%，x16 单向 16 GB/s。
- PCIe 4.0 (2017)：速率 16 GT/s，保持 128b/130b，x16 单向 32 GB/s。
- PCIe 5.0 (2019)：速率 32 GT/s，x16 单向 64 GB/s，引入 EQ 和 L0p 省电状态。
- PCIe 6.0 (2022)：速率 64 GT/s，改用 PAM4 信令和 FLIT 编码，x16 单向 128 GB/s。
Link Control 2 寄存器中的 Target Link Speed 和 Hardware Autonomous Speed Disable 位。
1.2 PCIe 与 PCI/PCI-X 的核心区别
PCIe 并非 PCI 的简单提速版本，而是从电气、拓扑、协议到软件模型的全方位重构。理解这些区别是驱动开发的基础。
1.2.1 电气与物理层差异
| 对比维度 | PCI / PCI-X | PCIe |
|---|---|---|
| 信号方式 | 单端并行（3.3V / 5V） | 差分串行（0.8V~1.2V 摆幅） |
| 时钟方案 | 全局同步时钟 | 内嵌时钟 + 8b/10b 或 128b/130b 编码 |
| 数据线 | 32 或 64 条数据线 + 控制线 | 每组 Lane 含 2 对差分线（Tx/Rx） |
| 拓扑 | 共享总线，多设备共用 | 点对点交换，每设备独占链路 |
| 信号完整性 | 反射、串扰敏感，频率受限 | 差分抗扰 + 均衡 + 去加重 |
1.2.2 软件兼容性：配置空间与枚举
PCIe 在软件层面保持了与 PCI 的前向兼容。每个 PCIe 设备仍然暴露标准的 256 字节配置空间（前 64 字节为 PCI 兼容头），操作系统和驱动可以通过相同的 I/O 或 MMIO 方式访问。这意味着：
- PCI 枚举算法（Bus/Device/Function 扫描）在 PCIe 系统中仍然有效。
- BAR（Base Address Register）机制完全继承，驱动通过 BAR 获取设备地址空间。
- 中断模型从 INTx 扩展到 MSI/MSI-X，但传统 INTx 仍被支持。
0x100 之后的地址必须使用 MMIO 方式（ECAM），不能使用 I/O 端口 0xCF8/0xCFC 的传统方法。
1.3 PCIe 的拓扑结构
PCIe 采用树形层次拓扑，由根复合体（Root Complex）、交换器（Switch）和端点（Endpoint）三类核心组件构成。理解拓扑是设备枚举和地址空间分配的前提。
1.3.1 拓扑组件与角色
1.3.2 根复合体（Root Complex, RC）
RC 是 PCIe 层次结构的根节点，连接 CPU、内存子系统和 PCIe 交换网络。RC 内部通常包含：
- 配置代理（Configuration Agent）：处理来自 CPU 的配置空间访问请求（ECAM 或 I/O 端口方式）。
- 内存控制器：将 PCIe 设备的 DMA 请求路由到系统内存。
- 中断控制器：将 MSI/MSI-X 中断消息转换为 CPU 中断。
在 x86 系统中，RC 集成在 CPU 或芯片组（PCH）内部。在 ARM/嵌入式系统中，RC 通常是 SoC 的一部分，通过 pcie_rc 设备树节点描述。
1.3.3 交换器（Switch）
交换器是 PCIe 拓扑扩展的核心，它由一个上行端口（Upstream Port）和多个下行端口（Downstream Port）组成。交换器内部通过虚拟 PCI 桥（Virtual PCI Bridge）实现数据包的路由和转发。
交换器的主要功能：
- 流量路由：基于地址、ID 或隐式路由规则，将 TLP 从上行端口转发到正确的下行端口。
- 隔离：不同下行端口之间的流量互不干扰，每个端口拥有独立的数据通道。
- 配置空间代理：每个下行端口暴露一个 Type 1 配置头，用于枚举下游设备。
pci_scan_bridge() 函数实现了这一逻辑。
1.3.4 端点（Endpoint）
端点是 PCIe 拓扑中的叶子节点，代表实际的功能设备，如网卡、GPU、NVMe SSD、FPGA 加速卡等。端点暴露 Type 0 配置头，包含：
- Vendor ID / Device ID：设备识别。
- BAR 寄存器：定义设备所需的 MMIO 或 I/O 地址空间。
- 能力指针：指向 MSI/MSI-X、电源管理、高级错误报告等扩展能力结构。
端点可以是单功能（Single-Function）或多功能（Multi-Function）设备。多功能设备在同一个物理设备上实现多个独立的 PCIe 功能，每个功能拥有独立的配置空间和 BAR。
1.3.5 其他拓扑组件
| 组件 | 配置头类型 | 典型用途 |
|---|---|---|
| PCIe 桥（Bridge） | Type 1 | 连接不同 PCIe 域，或桥接 PCIe 到传统 PCI |
| 根端口（Root Port） | Type 1 | RC 内部的下行端口，直接连接交换器或端点 |
| 上行端口（Upstream Port） | Type 1 | 交换器内部连接 RC 的端口 |
| 下行端口（Downstream Port） | Type 1 | 交换器内部连接下游设备的端口 |
1.4 本章小结
本章建立了 PCIe 驱动开发所需的基础知识框架：
- 发展历史：从 PCI 共享总线到 PCIe 点对点交换的演进动因。
- 核心区别：电气、拓扑、协议和软件兼容性的关键差异。
- 拓扑结构：RC、Switch、Endpoint 的角色和连接规则。