4. Testbench基础：验证平台的“第一块砖”

各位同学，今天我们来聊聊Testbench。说白了，Testbench就是给我们的设计搭一个“测试台”。你写好了RTL代码，总不能直接扔到芯片里去跑吧？得先在这个测试台上验证一下功能对不对。

我个人习惯把Testbench看作一个“虚拟的测试环境”。它没有端口，不需要综合，也不需要布局布线。它的任务就一个：给设计喂激励，然后看输出对不对。

4.1 Testbench的结构：一个“无端口”的模块

Testbench的结构其实很简单。它就是一个顶层模块，但这个模块没有输入输出端口。为什么？因为它就是测试环境本身，不需要跟外界打交道。

一个典型的Testbench包含这几部分：

• 模块声明：无端口列表
• 信号声明：定义激励信号和观测信号
• 设计实例化：把被测模块（DUT）连进来
• 激励生成：用initial或always块产生测试波形
• 结果检查：用$display或$monitor查看输出

来看个最简单的例子：

module tb_counter();
    // 信号声明
    reg        clk;
    reg        rst_n;
    reg        en;
    wire [3:0] count;

    // 实例化被测设计
    counter u_dut (
        .clk   (clk),
        .rst_n (rst_n),
        .en    (en),
        .count (count)
    );

    // 激励生成（后面会细讲）
    initial begin
        clk = 0;
        rst_n = 0;
        en = 0;
        #20 rst_n = 1;
        #10 en = 1;
        #200 $finish;
    end

    always #5 clk = ~clk;

endmodule

嗯，这里要注意：Testbench里没有端口列表，只有内部信号。这些信号用来驱动DUT的输入，同时观察DUT的输出。

4.2 initial与always块：两大“发动机”

Testbench里的激励是怎么产生的？靠的就是initial和always这两个块。它们就像两个发动机，驱动着整个仿真过程。

4.2.1 initial块：只跑一次

initial块在仿真开始时执行，而且只执行一次。它适合用来做初始化、复位、或者产生一次性的激励序列。

我在项目中遇到过一个问题：有人把时钟生成放在initial块里，结果仿真只跑了几个周期就停了。为什么？因为initial只执行一次，不会循环。

initial begin
    // 初始化
    clk = 0;
    rst_n = 0;
    data_in = 0;

    // 复位序列
    #100 rst_n = 1;
    #50  data_in = 8'hA5;
    #100 data_in = 8'h5A;

    // 结束仿真
    #1000 $finish;
end

initial块里的语句是按顺序执行的。每条语句前的延时控制（#100、#50）决定了执行的时间点。

4.2.2 always块：循环执行

always块就不一样了，它会一直循环执行。最典型的应用就是生成时钟信号。

// 时钟生成：周期为10ns
always #5 clk = ~clk;

这行代码的意思是：每5个时间单位翻转一次clk。如果时间单位是1ns，那这就是一个100MHz的时钟。

always块也可以用来生成复杂的激励序列，但要注意避免死循环。我曾经见过一个新手写的代码：

// 错误示例：死循环！
always begin
    #10 data = data + 1;
end

这个代码没有结束条件，会一直加到仿真溢出。正确的做法是加上循环次数限制：

// 正确示例：只加100次
always begin
    repeat(100) begin
        #10 data = data + 1;
    end
    #1000 $finish;
end

4.3 时间尺度与延时控制：让仿真“走对节奏”

仿真里的时间怎么控制？这就涉及到`timescale这个编译指令了。

4.3.1 `timescale的格式

`timescale的格式是：

`timescale 时间单位 / 时间精度

举个例子：

`timescale 1ns / 1ps

这表示：时间单位是1ns，时间精度是1ps。也就是说，你写#10，就代表10ns；而精度1ps意味着仿真器能分辨到皮秒级别。

我个人习惯把时间精度设得比时间单位小一个数量级。比如单位是1ns，精度就设100ps或1ps。这样既能保证精度，又不会让仿真跑得太慢。

4.3.2 延时控制的三种方式

Verilog里有三种延时控制方式：

这三种方式可以组合使用。比如：

// 等待时钟上升沿，再等5ns后赋值
@(posedge clk);
#5 data = 8'hFF;

你想想看，为什么需要这么多种延时方式？因为实际电路里，信号的变化不是瞬间完成的。组合逻辑有传播延时，时序逻辑有建立保持时间。仿真里把这些延时模拟出来，才能更接近真实情况。

4.4 $display与$monitor：仿真界的“打印机”

仿真跑起来了，怎么看结果？靠的就是$display和$monitor这两个系统函数。它们就像仿真界的打印机，把你想看的信息打印到屏幕上。

4.4.1 $display：打印一次

$display会在执行到它的时候打印一次信息。格式跟C语言的printf很像：

initial begin
    #10;
    $display("Time = %0t, count = %0d", $time, count);
    #20;
    $display("Time = %0t, count = %0d", $time, count);
end

输出结果：

Time = 10, count = 0
Time = 30, count = 2

常用的格式化字符有：

4.4.2 $monitor：持续监控

$monitor就不一样了。它会在仿真过程中持续监控指定的信号，只要信号发生变化，就自动打印一次。

initial begin
    $monitor("Time = %0t, clk = %b, count = %0d", $time, clk, count);
end

这样，只要clk或count发生变化，仿真器就会自动打印当前时间和信号值。省去了手动加$display的麻烦。

4.4.3 其他有用的系统函数

除了$display和$monitor，还有几个常用的：

• $time：返回当前仿真时间（64位）
• $stime：返回当前仿真时间（32位）
• $realtime：返回当前仿真时间（实数）
• $finish：结束仿真
• $stop：暂停仿真

我曾经在调试一个复杂的接口协议时，用$monitor配合$time，把每个时钟周期的信号变化都记录下来。然后对照协议文档逐行检查，很快就找到了一个时序违规的问题。说白了，这些系统函数就是你的“调试助手”，用好了能省不少时间。

4.5 本章知识体系

下面这张图总结了Testbench的核心结构和工作流程：

这张图把Testbench的五个核心部分串起来了。从信号声明开始，到DUT实例化，再到激励生成，同时配合时间控制和结果检查。说白了，这就是一个完整的验证闭环。