1. 延迟分析基础：延迟的定义与分类
各位同学，咱们今天聊聊延迟。说白了，延迟就是信号从起点跑到终点需要的时间。你可能会想，这有什么好讲的？嗯，我当年刚入行时也这么觉得。直到有一次，我负责的一个ISP模块在实验室里死活跑不到目标帧率，查了三天才发现是某条关键路径的线延迟比预估值多了0.3ns。从那以后，我再也不敢小看延迟分析。
1.1 延迟到底是个什么东西？
延迟，在数字芯片里，就是信号从驱动端发出到接收端稳定接收所经历的时间。我习惯把它拆成三部分来看：
- 传播延迟（Propagation Delay）：信号从输入变化到输出变化的时间差。这是门级电路的基本属性。
- 组合逻辑延迟（Combinational Logic Delay）：信号穿过一串逻辑门的总时间。说白了就是多个传播延迟的累加。
- 线延迟（Wire Delay）：信号在金属线上跑的时间。随着工艺越来越小，这玩意儿越来越头疼。
你想想看，一个信号从寄存器A出发，经过一堆逻辑门，再通过长长的金属线，最后到达寄存器B。这一路上花的时间，就是我们要分析的延迟。
核心观点：延迟不是单一值，它是传播延迟、组合逻辑延迟和线延迟的叠加。忽略任何一个，都可能让你的芯片在流片后翻车。
1.2 三种延迟，逐个拆解
传播延迟
传播延迟是门级电路最基础的参数。比如一个反相器，输入从0变1，输出不会立刻从1变0——它需要时间。这个时间就是传播延迟。我习惯用tp来表示。
实际项目中，传播延迟还分上升沿和下降沿。为什么呢？因为PMOS和NMOS的驱动能力不一样。我记得有一次做低功耗设计，发现某个路径的上升延迟比下降延迟大了将近一倍，查了半天才发现是PMOS尺寸没调好。
| 延迟类型 | 定义 | 典型值（28nm） |
|---|---|---|
| tpLH | 输入变化到输出从低到高 | ~30ps |
| tpHL | 输入变化到输出从高到低 | ~25ps |
| tp（平均） | (tpLH + tpHL) / 2 | ~27.5ps |
组合逻辑延迟
组合逻辑延迟，就是信号穿过一串逻辑门的总时间。比如一个32位的加法器，进位链要经过32个全加器。每个全加器都有传播延迟，累加起来就是组合逻辑延迟。
这里有个坑——我经常看到新人把组合逻辑延迟简单相加。其实不对。因为每个门的负载不同，输入斜率不同，延迟不是简单的线性叠加。我建议用STA工具去算，别手算，容易翻车。
我的经验：组合逻辑延迟的优化，核心是减少逻辑级数。比如把32位加法器改成树形结构，级数从32降到log2(32)=5级。效果立竿见影。
线延迟
线延迟，说白了就是信号在金属线上跑的时间。随着工艺进入深亚微米，线延迟占比越来越大。我记得在28nm工艺下，一条1mm长的金属线，延迟可能超过100ps。这已经相当于好几个逻辑门的延迟了。
为什么会这样？因为金属线有电阻和电容。信号在RC网络上传播，就像水在管道里流——管道越长、越细，水流越慢。线延迟的公式很简单：
t_wire ≈ 0.5 × R_wire × C_wire嗯，这是Elmore延迟模型的最简形式。实际项目中，我们还要考虑耦合电容、温度效应、工艺角等等。但核心思想不变：线越长，延迟越大。
避坑指南：我曾经在一个项目中，因为忽略了长走线的线延迟，导致setup违例。后来不得不插入两级流水线才修回来。所以，布局布线阶段一定要关注关键路径的物理长度。
1.3 延迟对系统性能的影响
延迟直接影响系统的最高工作频率。你想想看，一个时钟周期内，信号必须从起点跑到终点。如果延迟太大，周期就得拉长，频率就得降低。
具体来说，延迟对系统的影响体现在三个方面：
- 最高频率受限：关键路径的延迟决定了你能跑多快。延迟越大，频率越低。
- 功耗增加：为了补偿延迟，你可能需要提高电压。电压一高，功耗就上去了。
- 面积膨胀：为了修复时序违例，你可能需要插入流水线或缓冲器。这些都会增加芯片面积。
我举个例子。假设一个ISP模块的关键路径延迟是5ns，那最高频率就是200MHz。如果因为线延迟没算准，实际延迟变成了6ns，频率就掉到166MHz。帧率直接从60fps掉到50fps。用户能感觉到卡顿。
一句话总结：延迟是芯片性能的瓶颈。控制延迟，就是控制频率、功耗和面积。
1.4 本章知识结构
下面这张图，是我画的知识结构图。它把延迟的定义、分类和影响串起来了。你仔细看看，应该能对本章内容有个整体把握。
1.5 小结
这一章，咱们把延迟的基础概念捋了一遍。传播延迟是门级属性，组合逻辑延迟是路径属性，线延迟是物理属性。三者叠加，决定了你的芯片能跑多快。
我个人习惯，在项目初期就会把延迟预算分配好。比如目标频率500MHz，周期2ns。那我会留出1.2ns给组合逻辑，0.5ns给线延迟，0.3ns给时钟抖动和余量。这样后期出问题的概率会小很多。