3、黑电平校正硬件实现：FPGA/ASIC中的BLC模块设计、寄存器配置、流水线时序
好，咱们今天聊聊黑电平校正（BLC）在硬件里到底怎么落地。很多做算法的同学觉得BLC就是减个值，简单。但真到了FPGA或ASIC里，你会发现事情没那么简单——时序、面积、精度，处处是坑。我这些年经手过好几个ISP芯片项目，BLC模块看着小，但改版次数往往最多。
3.1 BLC模块的顶层架构
先看整体结构。一个典型的BLC硬件模块，我习惯把它分成三个子模块：
- 统计计算单元：负责从暗像素行/列中提取黑电平值
- 校正运算单元：执行实际的减法/钳位操作
- 寄存器接口：负责与CPU/MCU通信，读写配置参数
你想想看，这三个单元要协同工作，数据流不能打架。我早期一个项目就吃过亏——统计单元还在算均值，校正单元已经开始用旧值做减法了，结果画面出现行间亮度跳变。
核心设计原则：统计结果必须经过同步处理，确保校正单元使用的参数与当前帧匹配。
3.2 寄存器配置详解
寄存器是硬件和软件的接口。我个人习惯把BLC寄存器分成三类，这样管理起来清晰：
| 寄存器组 | 名称 | 位宽 | 描述 |
|---|---|---|---|
| 控制寄存器 | BLC_EN | 1 | 全局使能，0=旁路，1=使能 |
| BLC_MODE | 2 | 00=固定值，01=动态统计，10=混合模式 | |
| 参数寄存器 | BLC_OFFSET_R | 12 | R通道固定偏移量 |
| BLC_OFFSET_GR | 12 | Gr通道固定偏移量 | |
| BLC_OFFSET_GB | 12 | Gb通道固定偏移量 | |
| BLC_OFFSET_B | 12 | B通道固定偏移量 | |
| 状态寄存器 | BLC_STAT_RDY | 1 | 统计结果就绪标志 |
| BLC_STAT_AVG | 16 | 当前帧暗像素均值 |
嗯，这里要注意：每个通道独立配置偏移量，是因为不同通道的暗电流特性不一样。我曾经遇到过一个案子，客户说BLC校不准，查了半天发现四个通道共用一个偏移值——那肯定不行啊。
经验之谈：寄存器地址建议按4字节对齐，方便后续驱动开发。我一般会在寄存器描述文档里同时给出Linux设备树的写法，省得软件同事再来问。
3.3 流水线时序设计
流水线是硬件设计的灵魂。BLC模块的流水线，我通常分5级：
- Stage 0 - 数据输入：接收RAW数据，同时提取暗像素行
- Stage 1 - 统计计算：对暗像素做累加，准备求均值
- Stage 2 - 参数更新：根据统计结果或寄存器值，计算最终校正量
- Stage 3 - 校正运算：执行减法，并做钳位处理
- Stage 4 - 数据输出：输出校正后的像素值
为什么是5级？说白了，这是面积和时序的折中。级数太少，组合逻辑太长，跑不高频；级数太多，latency变大，面积也上去了。我做过一个4K@60fps的项目，像素时钟跑到600MHz，BLC不得不拆成7级流水线才能收敛时序。
避坑指南：我曾经在Stage 2和Stage 3之间忘记加valid信号同步，结果在帧边界处丢了一个像素，整帧图像出现一条绿线。查了三天才找到原因——从此以后，我每条流水线都强制加上valid和ready握手信号。
3.4 关键电路实现
说几个具体电路的点：
减法器的实现：BLC核心就是减法。但要注意，减完可能变负数。硬件里我习惯用饱和减法：
// Verilog示例：饱和减法
assign sub_result = pixel_data - offset;
assign clipped = (sub_result[MSB] == 1'b1) ? 'd0 : sub_result;
均值计算：统计模式下要算暗像素均值。直接做除法太费资源，我一般用移位近似——如果暗像素数量是2的幂，直接右移就行。不是2的幂？那就凑成2的幂，误差在可接受范围内。
多通道并行：Bayer域的四个通道要并行处理。每个通道有自己的减法器和钳位电路，但统计单元可以共用——毕竟暗像素的统计值对所有通道都有参考意义。
3.5 硬件实现中的权衡
做硬件设计，说白了就是做权衡。BLC模块里几个典型取舍：
- 精度 vs 面积：12位精度够用吗？我见过有人用16位，结果面积大了30%，但画质提升几乎看不出来。我个人建议：传感器输出多少位，内部就保留多少位，最多加1位防溢出。
- 动态统计 vs 固定值：动态统计能自适应，但需要额外的行buffer存暗像素。如果面积紧张，固定值配合温度查表也是个好选择。
- 帧级 vs 行级：帧级统计每帧更新一次参数，行级统计每行都更新。行级更精准，但控制逻辑复杂很多。我一般默认用帧级，除非客户明确要求行级。
我的建议：第一次流片，BLC模块先做简单点——固定值模式+帧级统计。等芯片回来了，实测发现不够用，再改版加功能。别想着一步到位，硬件改版成本高，但比芯片废了强。
3.6 BLC硬件流水线结构图
下面这张图是我常用的BLC流水线结构，画出来方便大家理解数据流：
3.7 验证要点
最后说说验证。BLC模块虽然不大，但验证不充分很容易出问题。我列几个必测场景：
- 边界条件：像素值=0时减偏移，结果应该钳位到0，不能出现负数绕回
- 帧切换：帧同步信号到来时，统计值要正确复位，不能把上一帧的数据带到下一帧
- 寄存器动态切换：在帧中间改写寄存器，模块不能产生毛刺或异常输出
- 旁路模式：BLC_EN=0时，数据要原封不动通过，延迟周期数要与使能模式一致
验证小技巧：我习惯在仿真脚本里加一个"黄金模型"——用C语言写一个BLC参考实现，把硬件输出和C模型输出逐像素比对。这样跑一轮回归测试，有没有问题一目了然。
好了，BLC的硬件实现就聊到这儿。核心就三件事：寄存器怎么配、流水线怎么划、边界怎么处理。把这三点想清楚，BLC模块基本不会出大问题。