2、MIPI D-PHY详解：D-PHY Lane结构、高速模式与低功耗模式、时钟通道与数据通道、D-PHY电气特性
MIPI D-PHY 是 MIPI 物理层的核心。说白了，它就是摄像头和处理器之间那条数据高速公路的物理路基。我刚开始接触 MIPI 时，总觉得 D-PHY 就是几根线，后来踩了坑才发现，里面的门道深着呢。
2.1 D-PHY Lane 结构：一条 Lane 到底长什么样？
一条完整的 D-PHY Lane，由两根差分信号线组成：Dp（正极）和 Dn（负极）。这两根线在物理上紧紧耦合，传输差分信号。为什么用差分？抗干扰能力强，而且能跑更高的频率。
我个人习惯把一条 Lane 想象成一条双向单车道。平时车流方向是固定的，但偶尔也需要反向行驶（比如从设备端发回一些状态信息）。D-PHY 支持三种 Lane 配置：
- 1-Lane 配置：一条数据 Lane + 一条时钟 Lane。常用于低分辨率或低帧率的场景。
- 2-Lane 配置：两条数据 Lane + 一条时钟 Lane。这是目前手机摄像头最常用的配置。
- 4-Lane 配置：四条数据 Lane + 一条时钟 Lane。用于高分辨率、高帧率的旗舰传感器。
2.2 高速模式与低功耗模式：两种性格，一个 Lane
D-PHY 最巧妙的设计之一，就是一条 Lane 能工作在两种完全不同的模式下。你想想看，传输大量图像数据时需要高带宽，但平时待机或传输控制指令时，根本不需要那么高的速度。如果一直用高速模式，功耗就上去了。
高速模式（HS, High-Speed）：
- 电压摆幅小（约 200mV 差分摆幅）
- 传输速率高（80 Mbps 到 4.5 Gbps per Lane）
- 用于传输图像数据（像素数据）
- 需要时钟 Lane 提供同步时钟
低功耗模式（LP, Low-Power）：
- 电压摆幅大（约 1.2V 单端摆幅）
- 传输速率低（最大约 10 Mbps）
- 用于传输控制指令（如 I2C 风格的命令）
- 不需要时钟 Lane，数据 Lane 自己就能完成
| 特性 | 高速模式 (HS) | 低功耗模式 (LP) |
|---|---|---|
| 电压摆幅 | ~200mV (差分) | ~1.2V (单端) |
| 数据传输率 | 80 Mbps ~ 4.5 Gbps | ≤ 10 Mbps |
| 主要用途 | 图像数据 | 控制指令、状态切换 |
| 时钟需求 | 需要时钟 Lane | 不需要时钟 Lane |
| 功耗 | 高 | 极低 |
2.3 时钟通道与数据通道：谁主谁从？
在 D-PHY 中，时钟 Lane 是的「指挥官」。数据 Lane 上的每一位数据，都必须在时钟 Lane 的边沿上被采样。但这里有个细节：时钟 Lane 传输的是 DDR（Double Data Rate） 时钟，也就是时钟的上升沿和下降沿都用来采样数据。
举个例子：如果时钟频率是 500 MHz，那么数据 Lane 上的传输速率就是 1 Gbps。为什么？因为每个时钟周期传输了 2 位数据。
数据 Lane 和时钟 Lane 的对应关系是这样的：
- 时钟 Lane 是 单向 的，从主机（SoC）到设备（摄像头）。
- 数据 Lane 是 双向 的，但同一时刻只能一个方向传输（半双工）。
- 在高速模式下，所有数据 Lane 都参考同一个时钟 Lane。
2.4 D-PHY 电气特性：那些你必须知道的数字
做驱动开发，虽然不用像硬件工程师那样天天算阻抗，但一些关键的电气参数你必须心里有数。否则，遇到信号完整性问题时，你连问题出在哪都不知道。
关键电气参数：
- 差分阻抗：100Ω ± 10%。这是 D-PHY 最核心的阻抗要求。PCB 上的差分走线必须严格匹配这个值。
- 共模电压：高速模式下约 200mV，低功耗模式下约 1.2V。
- 转换速率（Slew Rate）：高速模式下要求 ≥ 1.5 V/ns。太慢会导致信号上升沿不够陡，影响时序。
- 抖动（Jitter）：总抖动必须小于 0.25 UI（Unit Interval）。UI 就是一位数据的传输时间。比如 1 Gbps 时，UI = 1 ns，那么抖动必须小于 250 ps。
嗯，这里要特别提一下 LP 模式下的电压状态。LP 模式有四种状态：LP-00、LP-01、LP-10、LP-11。这些状态组合起来，可以表示不同的控制指令。比如，从 LP-11 切换到 LP-00 再切换到 HS，就是进入高速模式的标志序列。
// 进入高速模式的时序序列（伪代码）
// 1. 数据 Lane 处于 LP-11 状态（空闲）
// 2. 发送 LP-00 持续 T_LPX（约 50ns）
// 3. 发送 LP-00 持续 T_HS-PREPARE（约 40ns + 4*UI）
// 4. 进入 HS-0 状态（差分电压 0）
// 5. 发送 HS 同步序列（00011101...）
// 6. 开始传输数据
2.5 D-PHY 整体结构图
下面这张图展示了 D-PHY 的整体结构，包括时钟 Lane、数据 Lane、以及它们与协议层的接口关系。
从这张图可以看出，D-PHY 的层次非常清晰。协议层（CSI-2 或 DSI）把数据交给 Lane 管理层，Lane 管理层再把数据分配到各个数据 Lane 上。时钟 Lane 独立于数据 Lane，但所有数据 Lane 都依赖时钟 Lane 来同步。