2. 异构计算基础

在数据中心与高性能计算场景中，单一处理器已经很难同时满足通用控制、海量并行计算、网络与存储卸载、可编程流水线等多维度需求。异构计算的核心思想，是让不同微架构的处理器各自承担最擅长的任务，再通过高速互联把它们组合成一个逻辑上协同的系统。理解 CPU、GPU、DPU、FPGA 四类处理器的定位差异，是理解 NVLink、PCIe、CXL、RoCE 等互联技术为何存在的起点。

一、四类处理器的架构定位与差异

CPU 是通用控制与标量/分支密集型任务的中心，核心数量少但单核性能强，拥有大容量多级缓存、乱序执行、分支预测和复杂一致性协议，擅长操作系统调度、数据库事务、协议栈处理等不规则负载。GPU 则走向另一极端：以数千个轻量线程和 SIMT 执行模型换取极高吞吐，适合矩阵乘、卷积、向量运算等数据并行任务，但控制流复杂时效率会明显下降。DPU 本质是"以网络为中心的 SoC"，内置多核 ARM、可编程包处理引擎、加解密与压缩加速器、DMA 与 PCIe 端点，用于卸载虚拟交换、存储、安全与遥测。FPGA 提供可重构逻辑阵列与 DSP 切片，适合低延迟、确定性流水线、协议快速迭代和算法尚未固化的场景。

二、异构互联的动机

把四类处理器放进同一系统，动机可以归纳为三条主线。第一是性能与效率：GPU 的算力密度远高于 CPU，但若数据搬运受限，算力会被"饿死"，因此需要 NVLink 这类高带宽、低延迟链路把 GPU 与 GPU、GPU 与 CPU 直接连起来。第二是卸载与隔离：DPU 把网络、存储、安全从主机 CPU 上卸载，既释放了通用算力，又让基础设施服务与业务负载在物理上隔离。第三是灵活性与演进：FPGA 与 DPU 的可编程性让新协议、新算法可以在不更换硬件的前提下上线，适应快速变化的业务。

三、方法流程：从任务划分到互联选型

1. 任务画像：分析负载是控制密集、数据并行、包处理还是流水线确定性任务，确定主处理器与协处理器。
2. 数据流建模：标出数据产生、消费、驻留的位置，估算带宽、延迟与访问频率。
3. 互联选型：机内短距高带宽优先 NVLink/PCIe，跨机内存语义优先 CXL/RoCE，控制面可用以太网。
4. 一致性设计：决定采用统一虚拟地址、显式拷贝还是共享内存语义，明确同步原语。
5. 验证与调优：用带宽、延迟、利用率、尾延迟等指标验证，定位瓶颈在计算、内存还是链路。

四、案例场景：GPU 训练集群中的一次数据搬运

假设一个 8 卡 GPU 训练节点，CPU 负责数据加载与调度，GPU 负责前向反向，DPU 负责存储与网络。若使用传统 PCIe 路径，GPU 间通信需要经过 CPU 与主机内存，带宽和延迟都会成为瓶颈；改用 NVLink 直连后，GPU 间可点对点传输，AllReduce 效率显著提升。同时，DPU 通过 RoCE 把远端存储数据直接送入 GPU 显存，减少主机内存拷贝。这个场景说明：互联拓扑的选择，直接决定了异构系统能否发挥各处理器的长处。

# 查看 GPU 间互联拓扑与带宽（示意）
nvidia-smi topo -m
# 输出示例：
#        GPU0  GPU1  GPU2  GPU3
# GPU0    X    NV12  NV12  NV12
# GPU1   NV12   X    NV12  NV12
# 说明：NV12 表示通过 NVLink 连接，带宽远高于 PCIe

# 查看 PCIe 链路速率与宽度
lspci -vv | grep -E "LnkCap|LnkSta"

五、常见误区与复盘